【導(dǎo)讀】本文設(shè)計(jì)的是低頻數(shù)字相位測(cè)量?jī)x。本設(shè)計(jì)采用的是MCU與FPGA相結(jié)合的方法。片機(jī)控制運(yùn)算能力強(qiáng)的特點(diǎn)和FPGA數(shù)據(jù)采集速度快、資源豐富的特點(diǎn)。以及信號(hào)的周期，更好地提高系統(tǒng)的可靠性。計(jì)算待測(cè)信號(hào)的頻率及兩路同頻信號(hào)之間的相位差。同時(shí)通過(guò)功能鍵的切換，由顯示

　　

【正文】 整、取樣、基準(zhǔn)電壓、比較放大四部分組成，其電路圖如下 圖 19 所示 ： 510R5300R4T19014T29013T390131KR210uFC11KR3D63V622KRL470uFC3OUTOUT5V7VGND 圖 19 串聯(lián)穩(wěn)壓電源的電路組 成 圖 圖 19 中 T T2 為復(fù)合管，點(diǎn)流放大倍數(shù)大，作用電壓調(diào)整； T3 是比較放大管，R2 既是 T3 的集電極負(fù)載電阻，又是 T1 的基極偏置電阻； R3， D6 提供比較放大管 T2發(fā)射極的基準(zhǔn)電壓； R4， RL， R5 組成取樣電路。當(dāng)輸出電壓變化時(shí)，取樣電路將其變化量的一部分取出送到比較放大管的基極。 (2) 穩(wěn)壓電路工作原理 當(dāng) UI減小或負(fù)載電阻減小時(shí)， U0有下降趨勢(shì)，則穩(wěn)壓過(guò)程如下： UI↓→ U0↓→ UB3↓→ UBE3↓→ UC3↑→ UB2↑→ UB1↑→ UCE1↓→ U0↑ 當(dāng) UI增大或負(fù)載電阻增大 時(shí)， U0有升高趨勢(shì)，則穩(wěn)壓過(guò)程與上述過(guò)程相反。 (3) 輸出電壓調(diào)整范圍 直流穩(wěn)壓電路的輸出電壓大小可以通過(guò)調(diào)整取樣電路中電位器 RL 實(shí)現(xiàn)，電壓天正范圍的計(jì)算方法如下： 當(dāng) RL 調(diào)到最上端時(shí)，輸出電壓最?。?U0min=（ Uz+UBE3）（ R4+RL+R5） /（ RL+R5） 當(dāng) RL 調(diào)到最下端時(shí)，輸出電壓最大： U0max=（ Uz+UBE3）（ R4+RL+R5） /R5 東華理工大學(xué)長(zhǎng)江學(xué)院畢業(yè)設(shè)計(jì)（論文） 硬件電路設(shè)計(jì) 24 直流穩(wěn)壓電源的整體電路 直流穩(wěn)壓電源的整體電路如下圖 20 所示。 圖 20 直流穩(wěn)壓電源整體電路 TRANSTransIN IND1 4007 D2 4007D3 4007 D4 400722KR1510R5300R4D5 LED11000uFC1T1 9014T2 9013T3 90131KR210uFC11KR3D6 3V622KRL470uFC3OUT OUTIN1 IN25V7V GND1 2P1 Header 21 2P2 Header 2IN1 IN2 5V7V GND東華理工大學(xué)長(zhǎng)江學(xué)院畢業(yè)設(shè)計(jì)（論文） 整機(jī)電路原理 25 4 整機(jī)電路 系統(tǒng)總體原理電路圖 21 所示： 圖 21 系統(tǒng)總電路圖 123J5 CON310KΩR1510ΩR210KΩR3100ΩR44 523 121U1ALM3397612U1B LM3395vAIN BIN10KΩR5510ΩR6100ΩR710KΩR9VCCVCC10KΩR8+5v12345678RST91011121314151617XTAL218XTAL119VSS202122232425262728PSEN29ALE/PROG30EA/VPP313233343536373839VCC40U089C51R010μFC1S3VCCC2 C3CR 12MS1 S2 ALE RXD TXDCLR9CLK8A1B2QA3QB4QC5QD6QE10QF11QG12QH13VCC14GND7U1SN74LS164NCLR9CLK8A1B2QA3QB4QC5QD6QE10QF11QG12QH13VCC14GND7U2SN74LS164NCLR9CLK8A1B2QA3QB4QC5QD6QE10QF11QG12QH13VCC14GND7U3SN74LS164NCLR9CLK8A1B2QA3QB4QC5QD6QE10QF11QG12QH13VCC14GND7U4SN74LS164NCLR9CLK8A1B2QA3QB4QC5QD6QE10QF11QG12QH13VCC14GND7U6SN74LS164NCLR9CLK8A1B2QA3QB4QC5QD6QE10QF11QG12QH13VCC14GND7U7SN74LS164NCLR9CLK8A1B2QA3QB4QC5QD6QE10QF11QG12QH13VCC14GND7U8SN74LS164NCOM1R12R23R34R45R56R67R78R89RP1COM1R12R23R34R45R56R67R78R89RP2COM1R12R23R34R45R56R67R78R89RP3COM1R12R23R34R45R56R67R78R89RP4COM1R12R23R34R45R56R67R78R89RP6COM1R12R23R34R45R56R67R78R89RP7COM1R12R23R34R45R56R67R78R89RP8SN45VCCVCCVCCCLR9CLK8A1B2QA3QB4QC5QD6QE10QF11QG12QH13VCC14GND7U0SN74LS164NCOM1R12R23R34R45R56R67R78R89RP0RXD TXDSN45VCCAINBINALECLKACLKBCLKFD[0...18]RESLFENDSELFPGA123440MHzf9g10e1d2K3c4DP5b6a7K8D0f9g10e1d2K3c4DP5b6a7K8D1f9g10e1d2K3c4DP5b6a7K8D2f9g10e1d2K3c4DP5b6a7K8D3f9g10e1d2K3c4DP5b6a7K8D4f9g10e1d2K3c4DP5b6a7K8D5f9g10e1d2K3c4DP5b6a7K8D6f9g10e1d2K3c4DP5b6a7K8D7 VCCVCCVCCVCCVCCVCCVCCVCC 東華理工大學(xué)長(zhǎng)江學(xué)院畢業(yè)設(shè)計(jì)（論文） 整機(jī)電路原理 26 系統(tǒng)電路工作的原理是 :外加兩路同頻率的正弦波信號(hào) 1和信號(hào) 3,分別經(jīng)過(guò)集成運(yùn)算 比較 器電路 ,將兩路正弦波信號(hào)分別轉(zhuǎn)換成方波 AIN 和 BIN,然后通過(guò) FPGA 的兩路輸入接口 CLKA和 CLKB分別將其接入 FPGA采集電路 ,而 FPGA的時(shí)鐘信號(hào) CLKF采用40 MHz 四引腳石英晶體多請(qǐng)振蕩器信號(hào)源，由 FPGA 對(duì) 40MHz 信號(hào)進(jìn)行四分傾，得到10MHz 的 信號(hào)，將此 10MHz 的信號(hào)作為數(shù)據(jù)采樣用的時(shí)標(biāo)信號(hào) .再之后由單片機(jī)向FPGA發(fā)出兩路控制信號(hào) ,控制 FPGA數(shù)據(jù)的采集和輸出 19位數(shù)據(jù) .FPGA的受控信號(hào) FEN和 DSEL分別接入單片機(jī)的 .從 FPGA過(guò)來(lái)的數(shù)據(jù)由單片機(jī)通過(guò)計(jì)算后 ,通過(guò)由 RXD 端口將數(shù)據(jù)串行輸出 ,最后通過(guò)譯碼器 74LS164 將數(shù)據(jù)并行輸出并顯示出來(lái) , 譯碼器的控制信號(hào)由單片機(jī)的 TXD 控制 .由于需要對(duì)數(shù)據(jù)進(jìn)行分別顯示 ,所以加了兩個(gè)切換開(kāi)關(guān)進(jìn)行數(shù)據(jù)的顯示 ,其切換開(kāi)關(guān) S1和 S2分別接入單片機(jī)的 口 . 東華理工大學(xué)長(zhǎng)江學(xué)院畢業(yè)設(shè)計(jì)（論文） 結(jié)論 27 結(jié)論 在做本 系統(tǒng) 設(shè)計(jì)時(shí)候，在 開(kāi)始 一段時(shí)間里 ， 通過(guò)對(duì) 本設(shè)計(jì)有關(guān)的 資料的全面 查找和收集，經(jīng)過(guò)各種方案的比較 以及在指導(dǎo)老師的指導(dǎo)幫助之下， 最終完成了本次設(shè)計(jì) ：本 系統(tǒng) 設(shè)計(jì) 了一個(gè)低頻數(shù)字相位測(cè)量?jī)x，通過(guò)該儀器，利用切換開(kāi)關(guān)，可以準(zhǔn)確完成頻率和相位差 采 的顯示功能。本設(shè)計(jì)采 用 了 MCU 與 FPGA 相結(jié)合的方案來(lái)實(shí)現(xiàn)，之中將硬件系統(tǒng)分為數(shù)據(jù)采集處理和單片機(jī)最小系統(tǒng)兩部分， 系統(tǒng)充分利用了 單片機(jī)控制運(yùn)算能力強(qiáng)的特點(diǎn)和 FPGA 數(shù)據(jù)采集速度快、資源豐富的特點(diǎn)， 來(lái)實(shí) 數(shù)據(jù)的 運(yùn)算控制和數(shù)據(jù)采集 。 本 系統(tǒng)工作 共經(jīng)過(guò)了以下過(guò)程：信號(hào)的輸入、輸入信號(hào)波形的轉(zhuǎn)換、 FPGA采集轉(zhuǎn)換信號(hào)、單片機(jī)控制數(shù)據(jù)的采集和 控制 數(shù)據(jù)的輸出 顯示。 系統(tǒng) 采用 此 設(shè)計(jì)方案，具有造價(jià)較低、速度高、精度高的優(yōu)點(diǎn)，并且可以通過(guò)軟件下載而達(dá)到儀器硬件升級(jí)的目的。 而且 系統(tǒng) 還 具有較高的測(cè)量精度， 若 從穩(wěn)定性等方面加以改進(jìn)，可進(jìn)一步應(yīng)用于實(shí)際系統(tǒng)中。 在本系統(tǒng)設(shè)計(jì)過(guò)程中，特別是在開(kāi)始設(shè)計(jì)本系統(tǒng)的時(shí)候，遇到了很多的困難， 但在最后，通過(guò)在老師的細(xì)心指導(dǎo)之下和自己的不斷努力，終于克服了種種困難，把設(shè)計(jì)做好了。通過(guò)本次設(shè)計(jì)，我學(xué)會(huì)了很多 ，也明白了許多，并且 通過(guò)此設(shè)計(jì)，對(duì)本人的設(shè)計(jì)能力方面有了更深一步的提高。 而 在設(shè)計(jì)系統(tǒng) 過(guò)程中 ，由于本人的 知識(shí)和 設(shè)計(jì)水平有限，因此 在設(shè)計(jì)系統(tǒng)時(shí)難免會(huì)出現(xiàn)某些 不足的地方 ， 還 尚待 改進(jìn)， 以之 加以完善。 東華理工大學(xué)長(zhǎng)江學(xué)院畢業(yè)設(shè)計(jì)（論文） 致謝 28 致 謝 時(shí)間到了大四最后一學(xué)期，在這短短的時(shí)間里，在 各位 老師的 共同 關(guān)心 輔導(dǎo)之下， 我 終于 順利 完成了 本 畢業(yè)設(shè)計(jì)的硬件設(shè)計(jì)和論文的寫(xiě)作。 其中 特別 感謝的是 我們的指導(dǎo)教師高浪琴老師，她 在百般繁忙的工作中 ，利用休息這 寶貴的時(shí)間來(lái)指導(dǎo)我們?cè)O(shè)計(jì)， 她這種為人的精神，對(duì)我影響深刻， 在她 的 嚴(yán)謹(jǐn)、 細(xì)心 和 全面的指導(dǎo)之 下， 本硬件 設(shè)計(jì)才能順利完成 ，在此由衷特別的感謝她 ，在此說(shuō)聲：老師您辛苦了。 同時(shí)也還要感謝 我 的母校 東華理工大學(xué) 對(duì)我的培養(yǎng)和教育 。在這里，我學(xué)習(xí)到了以往都不曾學(xué)到的東西 ，學(xué)會(huì)了如何充實(shí)自我和展現(xiàn)自我，并且 在這里我 也 找到我自己的人生觀(guān)和價(jià)值觀(guān)。 最后，在即將走向社會(huì)，走上自己的工作崗位的我，要腳踏實(shí)地的工作 ，端正自己的作風(fēng)，實(shí)現(xiàn)自我。在此再次感謝所有關(guān)心和幫助我的人，謝謝。 東華理工大學(xué)長(zhǎng)