【正文】 據(jù)位數(shù)的確定 [7]。因為相位差測量絕對誤差Δθ =20，而 FPGA 在測量 T0時有一字的誤差，對待測信號頻率 f=20KHz 而言，下式成立： 20： T0=3600： 50? s 則有 sT ? ? ,即 FPGA 在采集相位差對應的時間差 T0時，至少能分辨出 ? s的時間間隔。為了兼顧單片機計算的方便和時標信號獲得的方便，可采用 T0=? s，即 f0=10MHz 的時鐘脈沖作為時標信號。 當選定 f0=10MHz 后，就可以確定 FPGA 采用的 二進制數(shù) 據(jù)的數(shù)，對于待測信號頻率 f=20Hz 來說， N1對應取最大值。因為 f=20Hz 時周期 T=50ms，在 50ms 內(nèi)對 T0計數(shù)，計數(shù)值為 5 0 0 0 0 01 0 0 0 0 ????? smsN ?，而 218=262144， 219=524288，所以有 218500000219，則 FPGA 的二進制數(shù)據(jù)位數(shù)確定為 19bit。 東華理工大學長江學院畢業(yè)設計（論文） 設計要求與設計方案 4 2 設計要求與設計方案 設計要求 設計一個低頻數(shù)字式相位測量儀，其要求如下： 1）頻率范圍： 20Hz～ 20kHz。 2）相位測量儀的輸入阻抗大于或等于 100kΩ。 3）允許兩路輸入正弦信號的峰值可分別在 1～ 5V 之間變化。 4）相位測量絕對誤差小于或等于 2O。 5）具有頻率測量及數(shù)字顯示功能。 6）相位差數(shù)字顯示，相位讀數(shù)為 0O～ ，分辨率為 。 設計方案 設計思路 根據(jù)系統(tǒng)的設計要求，可將系統(tǒng)劃分為五大基本模塊，分別是：整形電路模塊、數(shù)據(jù)采集電路模塊、數(shù)據(jù)運算控制電路模塊、數(shù)據(jù)顯示模塊和電源模塊。 各模塊的作用 整形電路模塊的作用是：將兩路正弦波信號經(jīng)過放大整形電路處理以后，變?yōu)榫匦尾?。?shù)據(jù)采集 [8]電路模塊的作用是：通過對整形后的兩路信號處理后，獲得以 二進制形式表示的信號頻率以及相位差對應的時間差。數(shù)據(jù)運算控制電路模塊的作用是：獲取采集所得信號的數(shù)據(jù)，并進行數(shù)據(jù)的計算處理。數(shù)據(jù)顯示模塊的作用是：把已經(jīng)通過數(shù)據(jù)處理后的數(shù)據(jù)通過顯示器顯示出來。電源模塊的作用是：提供儀器工作時所需的工作電源。 設計方案 系統(tǒng)采用 FPGA 實現(xiàn)數(shù)據(jù)的采集，考慮到 FPGA 具有集成度高的特點， I/O 資源豐富，穩(wěn)定可靠，可現(xiàn)場在線編程 [9]等優(yōu)點，而單片機具有很好的人機 接 口和運算控制功能 [10]， 采用 MCU 與 FPGA 相結合，來構成整個系統(tǒng)的測控主體 。系統(tǒng)用 FPGA 實現(xiàn)數(shù)據(jù) 的采集，即將待測信號的頻率 f、兩路信號的相位差所對應的時間差 T0分別轉換成為二進制數(shù)據(jù)，供 MCU 讀取使用。 MCU 從 FPGA 獲取數(shù)據(jù)，并經(jīng)過 CPU 計算、轉換等有關處理后，得到信號的頻率和相位差并送 LED 數(shù)碼管顯示。 因此測量儀的設計基本流程可以是這樣：被測頻率信號首先經(jīng)過輸入道進行放大整形，然后送至 FPGA 測量頻率，同時測量出相位差，再又 MCU 接受 FPGA 輸出的頻率和相位差數(shù)據(jù) [11]，送至數(shù)碼管顯示。其圖如下 圖 1： 東華理工大學長江學院畢業(yè)設計（論文） 設計要求與設計方案 5 A B 圖 1 總體方框圖 整形電路 整形電路 FPGA MCU 顯示 待測信號 1 待測信號 2 直流穩(wěn)壓電源 東華理工大學長江學院畢業(yè)設計（論文） 硬件電路設計 6 3 硬件電路設計 整形電路 輸入電路的設計 輸入電路起到波形變換及整形的功能。由于 FPGA 對脈沖信號比較敏感，而被測信號是周期相同、幅度和相位不同的兩路正弦信號，為了準確地測量出兩路正弦信號的相位差及其頻率，需要對輸 入 波形進行整形 ， 使輸 入 信號變成矩形波信號，并送給FPGA 進行處理．設計時設計了兩種整形輸 入 電路方案。第一種方案是使用單門限電壓比較器 [12]來完成，當輸入信號電壓每通過一次零時單門限電壓比較器的輸出就要翻轉一次，即比較器的輸出端將產(chǎn)生 一次電壓跳變，它的正、負向幅度均受到供電電源的限制，因此，輸出電壓波形是具有正負極性的 矩形 波，這樣就完成了電壓波形的整形工作。但是 ， 通常情況下，輸 入 信號往往會含有干擾，這對單門限電壓比較器尤為不利，由于有干擾信號，導致單門限電壓比較器在輸入信號過零點時會產(chǎn)生多次觸發(fā)翻轉的現(xiàn)象，這樣就會導致 FPGA 采集數(shù)據(jù)不準確，從而使單片機無法計算出正確的被測信號的頻率和相位差數(shù)值。這種方案的電路圖如圖 2 所示。 圖 2 采用單門限電壓比較器的整形電路圖 另外，在相位差測量過程中，不允許兩路被測輸入信號在整形輸入電路中發(fā) 生相東華理工大學長江學院畢業(yè)設計（論文） 硬件電路設計 7 對相移，或者應該使得兩路被測信號在整形輸 入 電路 [13]中引起的附加相移是相同的．因此，我們對 A 、 B 兩路信號采用了相同的整形電路。為了避免出現(xiàn)被測輸 入信號在過零點時多次觸發(fā)翻轉的現(xiàn)象，設計了第二種整形電路，即使用施密特觸發(fā)器組成的整形電路。由于施密特觸發(fā)器在單門限電壓比較器的基礎上引入了正反饋網(wǎng)絡，因為正反饋的作用，它的門限電壓隨著輸出電壓 U0 的變化而改變，從而使施密特觸發(fā)器有兩個門限電壓，所以可以提高輸 入 電路的抗干擾能力。第二種整形電路如圖 3 所示，電路中用兩個施密特觸發(fā)器對兩路被測輸 入 信號進行整形。 在圖 3 中，比較器 LM339 連接成施密特觸發(fā)器的形式。為了保證輸 入 電路對相位差測量不帶來誤差，必須保證兩個施密特觸發(fā)器的兩個門限電平對應相等。這可以通過調(diào)節(jié)電位器RS 來實現(xiàn)。 圖 3 用施密特觸發(fā)器組成的整形電路圖 LM339 比較器 LM339 類似于增益不可調(diào)的運算放大器。每個比較器有兩個輸入端和一個輸出端。兩個輸入端一個稱為同相輸入端，用 “+” 表示，另一個稱為反相輸入端，用 “ ” 表東華理工大學長江學院畢業(yè)設計（論文） 硬件電路設計 8 示。用作比較兩個電壓時，任意一個輸入端加一個固定電壓做參考電壓（也稱為門限電平，它可選擇 LM339 輸入共模范 圍的任何一點），另一端加一個待比較的信號電壓。當 “+” 端電壓高于 “ ” 端時，輸出管截止，相當于輸出端開路。當 “ ” 端電壓高于 “+” 端時，輸出管飽和，相當于輸出端接低電位。兩個輸入端電壓差別大于 10mV就能確保輸出能從一種狀態(tài)可靠地轉換到另一種狀態(tài)，因此，把 LM339 用在弱信號檢測等場合是比較理想的。 LM339 的輸出端相當于一只不接集電極電阻的晶體三極管（ OC 門），在使用時輸出端到正電源一般須 要 接一只電阻（稱為上拉電阻，選 315K）。選不同阻值的上拉電阻會影響輸出端高電位的值。因為當輸出晶體三極管截止時，它的集電極電壓基本上取決于上拉電阻與負載的值。另外，各比較器的輸出端允許連接在一起使用。 LM339 集成塊內(nèi)部裝有四個獨立的電壓比較器，該電壓比較器的特點是： 1）失調(diào)電壓小，典型值為 2mV； 2）電源電壓范圍寬，單電源為 236V，雙電源電壓為177。1V 177。18V ； 3）對比較信號源的內(nèi)阻限制較寬； 4）共模范圍很大，為 0~（ ）Vo； 5）差動輸入電壓范圍較大，大到可以等于電源電壓； 6）輸出端電位可靈活方便地選用。由于 LM339 使用靈活，應用廣泛，所以世界上各大 IC 生產(chǎn)廠、公司竟相推出自己的四比較器，如 IR233 ANI33 SF339 等，它們的參數(shù)基本一致，可互換使用。 其內(nèi)部引腳圖如圖 4。 Output2 Output3 Output1 Output4 VCC GND — Input1 +Input4 + + +Input1 — Input4 — Input2 +Input3 + +Input2 — Input3 + 圖 4 LM339比較 器內(nèi)部引 腳 圖 1 2 3 4 5 6 7 8 9 10 11 12 13 14 4 3 2 1 東華理工大學長江學院畢業(yè)設計（論文） 硬件電路設計 9 數(shù)據(jù)采集電路的設計 采集電路描述 數(shù)據(jù)采集電路的功能就是實現(xiàn)將待測正弦信號的周期、相位差轉變?yōu)?19 位的數(shù)字量。 數(shù)據(jù)采集 電路的設計 可以 采用 FPGA 適配板 [14]來實現(xiàn)。 FPGA 適配板包含 FPGA 芯片 EPIK30TC144 3 、下載電路、 FPGA 配置存儲器、 FPGA 內(nèi)核電源模塊等．當給 FPGA配置存儲器下載配置文件后，該 PPGA 適配板只要接入＋ 5V 電源就可以正常工作于系統(tǒng)中。 根據(jù)系統(tǒng)的總體設計方案，即 FPGA 數(shù)據(jù)采集電路的輸入信號有： CLKF— 系統(tǒng)工作用時鐘信號輸入端； CLKA， CLKB— 兩路被測信號輸入端； EN— 單片機發(fā)出的傳送數(shù)據(jù)使能信號，在 EN的上升沿， FPGA 向單片機傳送數(shù)據(jù)； RESL— 單片機發(fā)出的傳送數(shù)據(jù)類型信號，當 RESL=0 時， FPGA 向單片機傳送被測信號頻率數(shù)據(jù)，當 RESL=1 時，F(xiàn)PGA 向單片機傳送被測信號相位差數(shù)據(jù)， FPGA 數(shù)據(jù)采集電路的輸出信號有：DATE[18? 0]— FPGA 到單片機的數(shù)據(jù)輸出口，由輸出控制信號 EN 和 RESL 控制。其應實現(xiàn)的功能就是負責對被測信號頻率數(shù)據(jù)和相位差數(shù)據(jù)的實時測量。 設計時要充分利用了 PPGA 可編程 [15]資源多、速度快、口線多、實時采樣性好等特點。對整形后的輸入 信號進行數(shù)據(jù)采集。 FPGA 的時鐘信號 Clkf 采用 40 MHz 四引腳石英晶體多請振蕩器信號源，由 FPGA 對 40MHz 信號進行四分傾，得到 10MHz 的信號，將此 10MHz 的信號作為數(shù)據(jù)采樣用的時標信號，采樣周期為 s。 FPGA 與單片機的連接框圖如下圖 5 所示 ： 圖 5 FPGA 與單片機的連接框圖 Clka Clkb FPGA板 fen Clkf dsel 89c51 40MHz 石英晶體震蕩器 19bit A信號 B 信號 東華理工大學長江學院畢業(yè)設計（論文） 硬件電路設計 10 在 FPGA 配置存儲器中的 EPC1441。 EPC1441 是 OTP ( one Time Program ）型串行 PROM ，采用 PDIPS 封裝。有 440 800xl 位， / 5V 供電。 EPC1441 在編程時，要在其 2 腳和 5 腳之間接一個 300 pF 的電容器。 MCU 從 FPGA 要獲得兩種數(shù)據(jù)，這兩種數(shù)據(jù)都是 19 bit 無符號二進制數(shù)，一種是被測信號周期 T 對應的二進制數(shù)據(jù)，另一種是兩個待測信號的相位差對應的時間差 T0。因此， MCU 與 FPGA 之間設置了兩個信號 DSEI 、 FEN。實際上， DSEI 和 FEN 是MCU 發(fā)給 FPGA 的控制信號設置 [16]如下： l) DSEL=0 且 FEN =l 時， MCU 從 FPGA 讀