【正文】 整個(gè)設(shè)計(jì)過(guò)程變得十分透明、快捷和方便。 四 軟件組成 MAX+PLUSⅡ 軟件采用模塊化結(jié)構(gòu)，包括設(shè)計(jì)輸入、項(xiàng)目處理、項(xiàng)目校驗(yàn)和器件編程 4個(gè)部分，所有這些部分都集成在一個(gè)可視化的操作環(huán)境下。 (一 ) 設(shè)計(jì)輸入 MAX+PLUSⅡ 的設(shè)計(jì)輸入方法有多種，主要包括文本設(shè)計(jì)輸入、原理圖輸入、波形設(shè)計(jì)輸入等多種方式。另外，還可以利用第三方 EDA 工具生成的網(wǎng)表文件輸入 (二 ) 項(xiàng) 目處理 設(shè)計(jì)處理的任務(wù)就是對(duì)項(xiàng)目進(jìn)行編譯（ Compile），編譯實(shí)際就是將設(shè)計(jì)者編寫的設(shè)計(jì)改為可以用于生產(chǎn)的“語(yǔ)言”。編譯器通過(guò)讀入設(shè)計(jì)文件并產(chǎn)生用于編程、仿真和定時(shí)分析的輸出文件來(lái)完成編譯工作。 MAX+PLUSⅡ 提供的編譯軟件，只需簡(jiǎn)單的操作 。 (三 ) 項(xiàng)目校驗(yàn) MAX+PLUSⅡ 提供的設(shè)計(jì)校驗(yàn)過(guò)程包括仿真和定時(shí)分析，項(xiàng)目編譯后，為確保設(shè)計(jì)無(wú)誤，要再用專用軟件進(jìn)行仿真。如果發(fā)現(xiàn)了錯(cuò)誤，則應(yīng)對(duì)設(shè)計(jì)輸入進(jìn)行部分修改直至無(wú)誤。 (四 ) 器件編程 MAX+PLUSⅡ 通過(guò)編程器（ Device Programmer） 將編譯器生成的編程文件編程或配置到 Altera CPLD 器件中，然后加入實(shí)際激勵(lì)信號(hào)進(jìn)行測(cè)試，檢查是否達(dá)到了設(shè)計(jì)要求？ 在設(shè)計(jì)過(guò)程中，如果出現(xiàn)錯(cuò)誤，則需要重新回到設(shè)計(jì)輸入階段，改正錯(cuò)誤或調(diào)整電路后重復(fù)上述過(guò)程。 五 設(shè)計(jì)流程 使用 MAX+PLUSⅡ 進(jìn)行可編程邏輯器件開發(fā)主要包括 4個(gè)階段：設(shè)計(jì)輸入、編譯處理、驗(yàn)證（包括功能仿真、時(shí)序仿真、和定時(shí)分析）和器件編程，流程如圖 第三章 系統(tǒng)分析 第一節(jié) 數(shù)字頻率計(jì)的設(shè)計(jì)任務(wù)及要求 設(shè)計(jì)一個(gè)四位十進(jìn)制的 數(shù)字頻率計(jì)，要求具有以下功能： (一 ) 測(cè)量范圍： 1Hz～ 10kHz。 (二 ) 測(cè)量誤差 ? 1%。 (三 ) 響應(yīng)時(shí)間 ? 15s。 (四 ) 顯示時(shí)間不少于 1s。 設(shè)計(jì)要求 設(shè)計(jì)輸入 編譯處理 驗(yàn)證 器件編程 器件測(cè)試 系統(tǒng)產(chǎn)品 設(shè)計(jì)修改 圖 設(shè)計(jì)流程圖 (五 ) 具有記憶顯示的功能，即在測(cè)量的過(guò)程中不刷新數(shù)據(jù)，等數(shù)據(jù)過(guò)程結(jié)束后才顯示測(cè)量結(jié)果，給出待測(cè)信號(hào)的頻率值，并保存到下一次測(cè)量結(jié)束。 等精度測(cè)量法 等精度測(cè)量法的機(jī)理是在標(biāo)準(zhǔn)頻率比較測(cè)量法的基礎(chǔ)上改變計(jì)數(shù)器的計(jì)數(shù)開始和結(jié)束與閘門門限的上升沿和下降沿的嚴(yán)格關(guān)系 。當(dāng)閘門門限的上升沿到來(lái)時(shí)，如果待測(cè)量信號(hào)的上升沿未到時(shí)兩組計(jì)數(shù)器也不計(jì)數(shù)，只有在待測(cè)量信號(hào)的上升沿到來(lái)時(shí)，兩組計(jì)數(shù)器才開始計(jì)數(shù)；當(dāng)閘門門限的下降沿到來(lái)時(shí)，如果待測(cè) 量信號(hào)的一個(gè)周期未結(jié)束時(shí)兩組計(jì)數(shù)器也不停止計(jì)數(shù)，只有在待測(cè)量信號(hào)的一個(gè)周期結(jié)束時(shí)兩組計(jì)數(shù)器才停止計(jì)數(shù)。這 樣就克服了待測(cè)量信號(hào)的脈沖周期不完整的問(wèn)題，其誤差只由標(biāo)準(zhǔn)頻率信號(hào)產(chǎn)生， 與待測(cè)量信號(hào)的頻率無(wú)關(guān)。最大誤差為正負(fù)一個(gè)標(biāo)準(zhǔn)頻率周期，即Δ t=177。 1/f0。由于一般標(biāo)準(zhǔn)信號(hào)頻率都在幾十兆赫茲以上，因此誤差小于 106HZ。 考慮到精度問(wèn)題這次我們選 擇了等精度方法，具體實(shí)現(xiàn)邏輯框圖如圖一 圖一 首先按鍵發(fā)出一個(gè)清零信號(hào) CLR，使 2 個(gè) 32 bit 的計(jì)數(shù)器和 D 觸發(fā)器置 0，然后按鍵再發(fā)出允許測(cè)頻命令，即使預(yù)置門控信號(hào) GATE 為高電平，這時(shí)D 觸發(fā)器要一直等到被測(cè)信號(hào)的上升沿通過(guò)時(shí)， Q 端才被置 1，即使計(jì)數(shù)器 1 和計(jì)數(shù)器 2 的 EN 同時(shí)為 1，將啟動(dòng)計(jì)算器計(jì)數(shù)，系統(tǒng)進(jìn)入計(jì)算允許周期。這時(shí)，計(jì)數(shù)器 1 和 2 分別對(duì)被測(cè)信號(hào)和標(biāo)準(zhǔn)頻率信號(hào)同時(shí)計(jì)數(shù)。當(dāng)Tc秒過(guò)后，預(yù)置門控信號(hào)被 D 觸發(fā)器置為低電平，但此時(shí) 2 個(gè) 32 bit 的計(jì)數(shù)器仍然沒(méi)有停止計(jì)數(shù)，一直等到隨后而至的被測(cè)信號(hào)的上升沿到 來(lái)時(shí)，才通過(guò) D觸發(fā)器將這 2個(gè)計(jì)算器同時(shí)關(guān)閉。由圖所示的測(cè)頻時(shí)序圖可見，GATE 的寬度和發(fā)生的時(shí)間都不會(huì)影響計(jì)數(shù)使能信號(hào)允許計(jì)數(shù)的周期總是恰好等于待測(cè)信號(hào) XCLK 的完整周期，這正是確保 XCLK在任何頻率條件下都能保持恒定測(cè)量精度的關(guān)鍵。因?yàn)?，此時(shí) GATE 的寬度 Tc 改變以及隨機(jī)的出 現(xiàn)時(shí)間造成的誤差最多只有基準(zhǔn)時(shí)鐘 BCLK 信號(hào)的一個(gè)時(shí)鐘周期。 第二節(jié) 模塊的劃分 根據(jù) 系統(tǒng)設(shè)計(jì)要求，系統(tǒng)設(shè)計(jì)采用自頂向下的設(shè)計(jì)方法，系統(tǒng)的組成框圖如圖 3. 1 所示，包括時(shí)基產(chǎn)生與測(cè)頻時(shí)序控制電路模塊，以及待測(cè)信號(hào)脈沖計(jì)數(shù)電路模塊和 鎖存與譯碼顯示控制電路模塊。 (一 ) 時(shí)基產(chǎn)生與測(cè)頻時(shí)序控制電路模塊 時(shí)基產(chǎn)生與測(cè)頻時(shí)序控制電路的主要產(chǎn)生計(jì)數(shù)允許信號(hào) EN、清零信號(hào) CCLR 和鎖存信號(hào) LOCK。 (二 ) 待測(cè)信號(hào)脈沖計(jì)數(shù)電路模塊 待測(cè)信號(hào)脈沖計(jì)數(shù)電路是對(duì)待測(cè)脈沖信號(hào)的頻率進(jìn)行測(cè)量，它可由 4個(gè)十進(jìn)制加法計(jì)數(shù)器組成，其中 EN為計(jì)數(shù)選通控制信號(hào)，CLR 為計(jì)數(shù)器清零信號(hào)。在計(jì)數(shù)器清零信號(hào) CLR 清零后，當(dāng)計(jì)數(shù)選通控制信號(hào) EN 有效時(shí)，開始對(duì)待測(cè)信號(hào)進(jìn)行計(jì)數(shù)。如果計(jì)數(shù)選通控制信號(hào) EN 的寬度為 1s， 那么計(jì)數(shù)結(jié)果就為待測(cè)信號(hào)的頻率；如果計(jì)數(shù)選通信號(hào) EN 的寬度為 100ms，那么待測(cè)信號(hào)的頻率等于計(jì)數(shù)結(jié)果 ?10。 (三 ) 鎖存與譯碼顯示控制電路模塊 時(shí)基產(chǎn)生與測(cè)頻時(shí)序控制電路 待測(cè)信號(hào) 脈沖計(jì) 數(shù)電路 鎖存與譯碼顯示電路 EN CLR LOCK q[0:15] z1[0:6] z2[0:6] z3[0:6] z4[0:6] 待測(cè)信號(hào) F_IN 標(biāo)準(zhǔn)時(shí)鐘 CLK 圖 數(shù)字頻率計(jì)的組成框圖 鎖存與譯碼顯示控制電路用于實(shí)現(xiàn)記憶顯示，在測(cè)量過(guò)程中不刷新新的數(shù)據(jù)，直到測(cè)量過(guò)程結(jié)束后，鎖存顯示測(cè)量結(jié)果，并且保存到下一次測(cè)量結(jié)束。 鎖存與譯碼顯示電路的功能是對(duì)四位 BCD 碼進(jìn)行鎖存，并轉(zhuǎn)換為對(duì)應(yīng)的 4 組七段碼，用于驅(qū)動(dòng)數(shù)碼管。 四 Bin 轉(zhuǎn) BCD 碼模塊 由于要求數(shù)碼管 10 進(jìn)制輸出，因此需要一個(gè)二進(jìn)制轉(zhuǎn) bcd 碼的模塊 。 操作是這樣的：用兩個(gè)寄存器，一個(gè) 32bit，一個(gè) 40bit，分別存 bin碼和有待實(shí)現(xiàn)的 bcd碼。接下來(lái)，逐位將 BIN的最高位移入 BCD的最低位。同時(shí)，將 BCD的 40位寄存器按每四位劃成一塊，我們稱之為個(gè)十百千好了。但記住，個(gè)，十，百，千 等 都有 4個(gè) bit位。 bin[31]（ bin是 bin[31:0]）移入 bcd[0]。這樣， bin[31]就變成了原來(lái)的 bin[30]， bin[0]=0。 5（按二進(jìn)制換十進(jìn)制那樣換算），如果是，加 3。 1， 2直到全部 移進(jìn)去 。 第三節(jié) 設(shè)計(jì)分析 一 測(cè)頻模塊邏輯結(jié)構(gòu) 利用 VHDL 程序設(shè)計(jì)的測(cè)頻模塊邏輯結(jié)構(gòu)如圖所示，其中有關(guān)的接口信號(hào)規(guī)定如下： ① TP（ ）： TF=0 時(shí)等精度測(cè)頻； TF=1 時(shí)測(cè)脈寬； ② CLR/TRIG（ ）：當(dāng) TF=0 時(shí)系統(tǒng)全清零功能；當(dāng) TF=1 時(shí)CLRTRIG 的上跳沿將啟動(dòng) CNT2 ，進(jìn)行脈寬測(cè)試計(jì)數(shù)； ③ ENDD （ ）：脈寬計(jì)數(shù)結(jié)束狀態(tài)信號(hào)， ENDD=1 計(jì)數(shù)結(jié)束； ④ CHOICE（ ）：自校 /測(cè)頻選擇， CHOICE=1 測(cè)頻； CHOICE=0自校； ⑤ START（ ）：當(dāng) TF=0 時(shí)，作為預(yù)置門閘，門寬可通過(guò)鍵盤由單片機(jī)控制， START=1 時(shí)預(yù)置門開；當(dāng) TF=1 時(shí)， START 有第二功能，此時(shí)，當(dāng) START=0 時(shí)測(cè)負(fù)脈寬，當(dāng) START=1 時(shí)測(cè)正脈寬。利用此功能可分別獲得脈寬和占空比數(shù)據(jù)。 ⑥ EEDN（ ）：等精度測(cè)頻計(jì)數(shù)結(jié)束狀態(tài)信號(hào)， EEND=0 時(shí)計(jì)數(shù)結(jié)束。 ⑦ SEL[]（ ， ， ）：計(jì)數(shù)值讀出選通控制；當(dāng)SEL[]=“ 000”，“ 001” , “ 010”... “ 111”時(shí)，將 CNT1，CNT2 的計(jì)數(shù)值分 8次，每次讀出 8位，并傳達(dá)到單片機(jī)的 P0口。 C H K FF INC H O ISF O U TF INS T A R TC L RF S D