【文章內(nèi)容簡(jiǎn)介】 取 19bit 周期數(shù)據(jù)。 2) DSEL=1 且 FEN =l 時(shí)， MCU 從 FPGA 讀取 19bit 時(shí)間差數(shù)據(jù)。 3) FEN =0 時(shí)， FPGA 內(nèi)部電路不予理睬。 其 單片機(jī)控制電路圖如下 圖 6： 12345678RST91011121314151617XTAL218XTAL119VSS202122232425262728PSEN29ALE/PROG30EA/VPP313233343536373839VCC40U0 89C51ALEVCCVCCAIN BIN CLKA CLKB CLKFD[0...18]RESLFENDSELFPGA1 23440MHz 圖 6 單片機(jī)控制 FPGA電路圖 東華理工大學(xué)長(zhǎng)江學(xué)院畢業(yè)設(shè)計(jì)（論文） 硬件電路設(shè)計(jì) 11 FPGA 芯片 設(shè)計(jì)中選擇的是 ALTERA 公司的 FPGA ，芯片型號(hào)為 EPIK30TC1443 。該芯片具有以下特點(diǎn)： 1 高密度 典型門(mén)為 30000 個(gè)，可用門(mén)為 119000 個(gè)，邏輯單元為 1728 個(gè)，嵌 入 式陣列塊（ EAB ) 為 6 個(gè)， 24576 位內(nèi)部 RAM，可用 I/0 為 102 個(gè)。 2 低功耗和多電壓 1/0 接口 該器件的核心電壓為 ，功耗小，支持高電壓 1 / 0 接口，引腳可以與 、 、 5V 電壓器件兼容，并且可以進(jìn)行擺率控制和漏極開(kāi)路輸出。 3 增強(qiáng)型嵌入式結(jié)構(gòu) 每個(gè) EAB 有以 256 x 16 、 512x8 、 IO24X4 、 2048X2 位任意組合的 RAM ，可做單口 RAM ，也可以設(shè)計(jì)成雙口 RAM。 4 時(shí)鐘鎖定和時(shí)鐘自舉 該器件可為設(shè)計(jì)提供可供選擇的時(shí)鐘鎖定（ Cock Lock ）和時(shí)鐘自舉（ Clock Boost）電路。這兩種電路都含有鎖相環(huán)（ PLL）。時(shí)鐘鎖定電路為一個(gè)同步的 PLL，可減小器件內(nèi)的時(shí)鐘延遲和偏移。時(shí)鐘自舉電路提供了一個(gè)時(shí)鐘乘法器，可以很容易地實(shí)現(xiàn)時(shí)城邏輯乘法并減小對(duì)資源的占用。 EPIK30TC144 3 能夠滿足多功能、低功耗、低成本、高性能的系統(tǒng)設(shè)計(jì)要求。 FPGA 數(shù)據(jù)采集分析 FPGA 數(shù)據(jù)采集電路測(cè)量正弦波信號(hào)頻率的原理是：在正弦波信號(hào)整形后得到的矩形波信號(hào)的一個(gè)周期內(nèi)對(duì)周期為 Tc 秒的數(shù)據(jù)采樣信號(hào)進(jìn)行計(jì)數(shù)，其計(jì)數(shù)結(jié)果乘以1/Tc，就是被測(cè)正弦波信號(hào)的頻率， 單位為 Hz。 測(cè)量正弦波信號(hào)周期的原理是：在正弦 波 整形后得到的矩形波信號(hào)的一個(gè)周期內(nèi)對(duì)周期為 Tc 秒的數(shù)據(jù)采樣信號(hào)進(jìn)行計(jì)數(shù)，其計(jì)數(shù)結(jié)果乘以 Tc，就是被測(cè)正弦波信號(hào)的周期，單位為秒。 測(cè)量?jī)蓚€(gè)同頻率正弦波信號(hào)的相位差，關(guān)鍵是要測(cè)出兩個(gè)同頻率正弦波信號(hào)起點(diǎn)之間的時(shí)間差Δ t，若Δ t測(cè)出，則根據(jù)Δ ? =Δ t 3600/t即可求出相位差Δ ? ，因此其測(cè)量原理與測(cè)量正弦波信號(hào)周期的原理相似。 本數(shù)字式相位測(cè)量?jī)x [17]的要求是測(cè)試并顯示輸 入信號(hào)的頻率范圍是在 20Hz～20KHz，測(cè)試并顯示信號(hào) A、 B 的相位差，相位差的變化范圍是 ? =00～ ，相位差的顯示分辨力為 ，要求測(cè)量相位差的絕對(duì)差小于或等于 20。由此可知道： fmin=20Hz， Tmax=1/fmin=50ms，Δ tTmax fmax=20KHz， Tmin=1/fmax=50μ s Δ ? 小于等于 2 即Δ t=20 Tmin/3600=20 50μ s/3600= s 東華理工大學(xué)長(zhǎng)江學(xué)院畢業(yè)設(shè)計(jì)（論文） 硬件電路設(shè)計(jì) 12 由以上分析可以知 道，要保證系統(tǒng)要求的精度，必須采用低于 1/ s=的采集速度對(duì)信號(hào)周期進(jìn)行計(jì)數(shù)，為進(jìn)一步提高測(cè)量精度，同時(shí)便于計(jì)算，采用 10MHz矩形波信號(hào)作為 FPGA 數(shù)據(jù)采樣信號(hào)， FPGA 在 10MHz 時(shí)鐘信號(hào)作用下對(duì)待測(cè)信號(hào)周期計(jì)數(shù)，并對(duì)兩個(gè)同頻率正弦波信號(hào)的相位差所對(duì)應(yīng)的時(shí)間差進(jìn)行計(jì)數(shù)，分別得到 19位數(shù)字量。 19 位數(shù)字量的物理單位是 s。設(shè)計(jì)中采用 40MHz 的高頻晶體震蕩源[18]，由 FPGA 內(nèi)部的分頻模塊對(duì) 40MHz 信號(hào)進(jìn)行四分頻，得到 10MHz 的數(shù)據(jù)采樣信號(hào)，其采樣周期為 s。 根據(jù)以 上設(shè)計(jì)思想， FPGA 數(shù)據(jù)采集電路 [19]可設(shè)計(jì)成五個(gè)模塊，分別是：時(shí)鐘信號(hào)分頻模塊、測(cè)量控制信號(hào)發(fā)生模塊、被測(cè)信號(hào)有關(guān)時(shí)間檢測(cè)模塊、數(shù)據(jù)鎖存模塊和輸出選擇模塊。其中時(shí)鐘信號(hào)分頻模塊的作用是：將輸入的 40MHz的信號(hào)分頻成 10MHz的測(cè)控基準(zhǔn)時(shí)鐘信號(hào) CLKF。測(cè)量控制信號(hào)發(fā)生模塊的作用是：根據(jù)兩路被測(cè)信號(hào)整形后的矩形波信號(hào) CLKA 和 CLKB，產(chǎn)生有關(guān)測(cè)控信號(hào)，包括時(shí)間檢測(cè)使能信號(hào) ENA，時(shí)間檢測(cè)清零信號(hào) CLRA，鎖存頻率數(shù)據(jù)控制信號(hào) LOADA，鎖存另被測(cè)信號(hào)相位差數(shù)據(jù)控制信號(hào) CLB。被測(cè)信號(hào)有關(guān)時(shí)間檢測(cè)模塊的 作用是：在控制信號(hào) ENA 和 CLRA 的控制下，對(duì)測(cè)控基準(zhǔn)時(shí)鐘信號(hào) CLKF 進(jìn)行計(jì)數(shù)和清零，以便于獲取有關(guān)頻率和相位差數(shù)據(jù)。數(shù)據(jù)鎖存模塊的作用是：在 LOADA 的上升沿將頻率數(shù)據(jù)鎖存在 DATAA 中，在 CLB的下降沿時(shí)將相位差數(shù)據(jù)鎖存在 DATAB 中。輸出選擇模塊的作用是：根據(jù)單片機(jī)發(fā)出的控制信號(hào)數(shù)據(jù)傳送使能信號(hào) FEN 和輸出數(shù)據(jù)類(lèi)型選擇信號(hào) DSEL，將被測(cè)信號(hào)頻率數(shù)據(jù)或相位差數(shù)據(jù)輸出。 其 芯片內(nèi)部邏輯框圖 如下圖 7 所示： pre ena 計(jì)數(shù)器 Clka clka data clr clkb clkb clkf fen dsel 圖 7 FPGA芯片內(nèi)部邏輯框圖 二 分 頻 器 二 分 頻 器 D Q cp =1 四分頻器 en clr cp en cp datab dataa cp en 二 選一數(shù)據(jù)選擇器 東華理工大學(xué)長(zhǎng)江學(xué)院畢業(yè)設(shè)計(jì)（論文） 硬件電路設(shè)計(jì) 13 FPGA 的工作時(shí)序 FPGA 的工作時(shí)序如下圖 8 所示。 Da 計(jì)數(shù) 清零 da clka 讀時(shí)刻傳送周期數(shù)據(jù)，從 da 到 dataa 且以 clr Cla(ena) 取反后的信 號(hào)為使能信號(hào) Clkb（滯后） 讀時(shí)刻傳送時(shí)間差數(shù)據(jù)，從 da 到 datab clr xor Clkb39。（ 超前 ） 讀時(shí)刻傳送時(shí)間差數(shù)據(jù)，從 da 到 datab Xor39。 圖 8 FPGA的工作時(shí)序圖 由時(shí)序圖可以看出： FPGA 在待測(cè)輸入信號(hào)的相鄰兩個(gè)周期內(nèi)獲取數(shù)據(jù)一次，在待測(cè)輸入信號(hào)的第一個(gè)周期內(nèi)完成數(shù)據(jù)采集，而在后接的下一個(gè)待測(cè)輸入信號(hào)周期內(nèi)完 成數(shù)據(jù)傳送及清零功能。在設(shè)計(jì)時(shí)，采用同步信號(hào)實(shí)現(xiàn)同步清零和同步傳送 數(shù)據(jù)，這樣可以增強(qiáng)系統(tǒng)的抗干擾能力，提高系統(tǒng)的可靠性 [20][21]。 MCU 運(yùn)算控制電路的設(shè)計(jì) MCU 單片機(jī)數(shù)據(jù)運(yùn)算控制 [22]電路的功能是負(fù)責(zé)讀取 FPGA 采集到的數(shù)據(jù)，并根據(jù)這些數(shù)據(jù)計(jì)算待測(cè)正弦波信號(hào)的頻率及兩路同頻率正弦波信號(hào)之間的相位差，同時(shí)通過(guò)功能鍵切換，顯示出待測(cè)信號(hào)的頻率和相位差。所以 MCU 要完成的任務(wù)有三個(gè)方面：一是從 FPGA 獲得 19 bit 的二進(jìn)制數(shù)據(jù)，并控制 FPGA 的工作 [23]，二是對(duì)所獲得的數(shù)據(jù)進(jìn)行處理（完全由軟件實(shí)現(xiàn)），三是將經(jīng)過(guò)處理后的數(shù)據(jù)送給 LED 數(shù)碼管顯示 。另外，由于送 LED 數(shù)碼管顯示的數(shù)據(jù)有相位差和頻率兩種。因此應(yīng)設(shè)置一個(gè)按鍵開(kāi)關(guān)，以便實(shí)現(xiàn)顯示內(nèi)容的切換。 東華理工大學(xué)長(zhǎng)江學(xué)院畢業(yè)設(shè)計(jì)（論文） 硬件電路設(shè)計(jì) 14 單片機(jī) AT89C51 設(shè)計(jì)中所使用的單片機(jī)是 AT89C51[24]。它是美國(guó) ATMEL 公司生產(chǎn)的 8 位單片機(jī)，它的主要特性有：與 MCS 51 兼容，內(nèi)部集成有 4 KB 可編程 Flash 存儲(chǔ)器。 1288 位內(nèi) 部 RAM ，可 1000 次寫(xiě)／擦循環(huán)，數(shù)據(jù)可保留 10 年 ， 0～ 24 MHz 的全靜態(tài)工作方式；三級(jí)程序存儲(chǔ)器鎖定。 32 根可編程 1 / 0 線。兩個(gè) 16 位定時(shí)器／計(jì)數(shù)器 ； 5個(gè)中斷源?？删幊檀型ǖ溃坏凸牡拈e置和掉電模式；片內(nèi)含振蕩器和時(shí)鐘電路。 AT89C51 單片機(jī)內(nèi)部的振蕩電路是一個(gè)高增益反向放大器，引線 XTAL1 和 XTAL2分別是放大器的輸入端和輸出端。單片機(jī)內(nèi)部雖然有振蕩電路，但要形成時(shí)鐘，外部還需附加電路。 AT89C51 的時(shí)鐘產(chǎn)生方式有兩種：內(nèi)部時(shí)鐘方式和外部時(shí)鐘方式。由于外部時(shí)鐘方式用于多片單片機(jī)組成的系統(tǒng)中，所以此處選用內(nèi)部時(shí)鐘方式。 內(nèi)部時(shí)鐘方式：利用其內(nèi)部的振蕩電路在 XTAL1 和 XTAL2 引線上外接定時(shí)元件，內(nèi)部振蕩電路產(chǎn)生自激振蕩。最常用的是在 XTAL1 和 XTAL2 之間接晶體振蕩器與電路構(gòu)成穩(wěn)定的自激振蕩器，如下 9圖，電路所示為單片機(jī)最常用的時(shí)鐘振蕩電路的接法，其中晶振可選用振蕩頻率為 6MHz 的石英晶體，電容器一般選擇 30PF 左右。 圖 9 使用片內(nèi)振蕩電路的時(shí)鐘電路圖 圖 10 單片機(jī)的復(fù)位電路圖 單片機(jī)的復(fù)位電路：本設(shè)計(jì)中 AT89C51 是采用上電自動(dòng)復(fù)位和按鍵復(fù)位兩種方式。最簡(jiǎn)單的復(fù)位電路如上圖 10 所示。上電瞬間， RC 電路充電， RST 引線端出現(xiàn)正脈沖，只要 RST 端保持 10ms 以上的高電平，就能使單片機(jī)有效 地復(fù)位。其中 R1 和 R2 分別選擇 200Ω和 1KΩ的電阻，電容器一般選擇 22μ F。 AT89C51 是片內(nèi)有程序存儲(chǔ)器的單片機(jī)，要構(gòu)成最小應(yīng)用系統(tǒng)時(shí)只要將單片機(jī)接上外部的晶體或時(shí)鐘電路和復(fù)位電路即可，如圖 11 所示。這樣構(gòu)成的最小系統(tǒng)簡(jiǎn)單東華理工大學(xué)長(zhǎng)江學(xué)院畢業(yè)設(shè)計(jì)（論文） 硬件電路設(shè)計(jì) 15 可靠，其特點(diǎn)是沒(méi)有外部擴(kuò)展，有可供用戶使用的大量的 I∕ O線。 圖 11 單片機(jī)構(gòu)成的最小系統(tǒng)圖 外部引腳說(shuō)明： 如下圖 12所示 AT89C51共有 40個(gè)引腳 ,現(xiàn)在對(duì)在本設(shè)計(jì)中的部分用到引腳做了說(shuō)明 : Vcc 接 +5V 電源正端 ,Vss接 +5V 地端 XTAL1 為片內(nèi)反相放大器輸入端 ,XTAL2 為片內(nèi)反相放大器輸出端。外接晶體的一端，借外接晶體與片內(nèi)反相器構(gòu)成振蕩器。 3．輸入 /輸出引腳 ～ :P0 的８?jìng)€(gè)引腳。在不接片外存儲(chǔ)器與不擴(kuò)展 I/O 時(shí)，可作為準(zhǔn)雙向輸入 /輸出接口。接了時(shí) P0 口分時(shí)復(fù)用為低 8 位地址線和雙向數(shù)據(jù)總數(shù)。 ～ : P0 的８?jìng)€(gè)引腳?？勺鳛闇?zhǔn)雙向 I/O 接口使用。 可用作定時(shí)器/計(jì)數(shù)器 2 的計(jì)數(shù)脈沖輸入端 T2； 可用作定時(shí)器 /計(jì)數(shù)器 2的外部控制端 T2EX。 ～ : P0 的８?jìng)€(gè)引腳。可作為準(zhǔn)雙向 I/O 接口使用外，還有第二功能。如表一所示： 東華理工大學(xué)長(zhǎng)江學(xué)院畢業(yè)設(shè)計(jì)（論文） 硬件電路設(shè)計(jì) 16 表一 P3口的第二功能 引腳 第二功能 RXD (串行輸入口 ) TXD (串行輸出口 ) INT0 (外部中斷 0請(qǐng)求輸入端 ) INT1 (外部中