課程設(shè)計(jì)-頻率測(cè)量?jī)x設(shè)計(jì)(編輯修改稿)
2025-02-09 19:00 本頁(yè)面
【文章內(nèi)容簡(jiǎn)介】 之為個(gè)十百千好了。但記住，個(gè)，十，百，千等都有4個(gè)bit位。[31]（bin是bin[31:0]）移入bcd[0]。這樣，bin[31]就變成了原來(lái)的bin[30]，bin[0]=0。（按二進(jìn)制換十進(jìn)制那樣換算），如果是，加3。，2直到全部移進(jìn)去。 第三節(jié) 設(shè)計(jì)分析一 測(cè)頻模塊邏輯結(jié)構(gòu)利用VHDL程序設(shè)計(jì)的測(cè)頻模塊邏輯結(jié)構(gòu)如圖所示，其中有關(guān)的接口信號(hào)規(guī)定如下：①TP（）：TF=0 時(shí)等精度測(cè)頻；TF=1 時(shí)測(cè)脈寬； ②CLR/TRIG（）：當(dāng)TF=0 時(shí)系統(tǒng)全清零功能；當(dāng)TF=1 時(shí)CLRTRIG 的上跳沿將啟動(dòng)CNT2 ，進(jìn)行脈寬測(cè)試計(jì)數(shù)； ③ENDD （）：脈寬計(jì)數(shù)結(jié)束狀態(tài)信號(hào)，ENDD=1計(jì)數(shù)結(jié)束；④CHOICE（）：自校/測(cè)頻選擇，CHOICE=1 測(cè)頻；CHOICE=0自校； ⑤START（）：當(dāng)TF=0 時(shí)，作為預(yù)置門閘，門寬可通過(guò)鍵盤由單片機(jī)控制，START=1時(shí)預(yù)置門開；當(dāng)TF=1時(shí)，START有第二功能，此時(shí)，當(dāng)START=0時(shí)測(cè)負(fù)脈寬，當(dāng)START=1時(shí)測(cè)正脈寬。利用此功能可分別獲得脈寬和占空比數(shù)據(jù)。 ⑥EEDN（）：等精度測(cè)頻計(jì)數(shù)結(jié)束狀態(tài)信號(hào)，EEND=0時(shí)計(jì)數(shù)結(jié)束。 ⑦SEL[]（，）：計(jì)數(shù)值讀出選通控制；當(dāng)SEL[]=“000”，“001”, “010”... “111”時(shí)，將CNT1，CNT2的計(jì)數(shù)值分8次，每次讀出8位，并傳達(dá)到單片機(jī)的P0口。 測(cè)頻模塊邏輯圖二 各模塊功能和工作步驟如下：（一） 測(cè)頻/測(cè)周期的實(shí)現(xiàn)被測(cè)信號(hào)脈沖從CONTRL模塊的FIN端輸入，標(biāo)準(zhǔn)頻率信號(hào)從CONTRL 的FSD端輸入，CONTRL的CLR是此模塊電路的工作初始化信號(hào)輸入端。在進(jìn)行頻率或周期測(cè)量時(shí)，其工作步驟如下： ①令TF=0，選擇等精度測(cè)頻，然后再CONTRL的CLR端加一正脈沖信號(hào)以完成測(cè)試電路狀態(tài)的初始化。 ②由預(yù)置門控信號(hào)將CONTRL的START端置高電平，預(yù)置門開始定時(shí)，此時(shí)由被測(cè)信號(hào)的上沿打開計(jì)數(shù)器CNT1進(jìn)行計(jì)數(shù)，同時(shí)使標(biāo)準(zhǔn)頻率信號(hào)進(jìn)入計(jì)數(shù)器CNT2。 ③預(yù)置門定時(shí)結(jié)束信號(hào)把CONTRL的START端置為低電平（由單片機(jī)來(lái)完成），在被測(cè)信號(hào)的下一次脈沖的上沿到來(lái)時(shí)，CNT1停止計(jì)數(shù)，同時(shí)關(guān)斷CNT2對(duì)FS的計(jì)數(shù)。 ④計(jì)數(shù)結(jié)束后，CONTRL的EEND端將輸出低電平來(lái)指示測(cè)量計(jì)數(shù)結(jié)束，單片機(jī)得到此信號(hào)后，即可利用ADRC（），ADRB（），ADRA（）分別讀回CNT1 和CNT2的計(jì)數(shù)值，并根據(jù)精度測(cè)量公式進(jìn)行運(yùn)算，計(jì)算出被測(cè)信號(hào)的頻率或周期值。（二） 控制部件設(shè)計(jì)如圖所示，當(dāng)D觸發(fā)器的輸入端START為高電平時(shí)，若FIN端來(lái)一個(gè)上升沿，則Q端變?yōu)楦唠娖?，?dǎo)通FINCLK1和FSDCLK2，同時(shí)EEND被置為高電平作為標(biāo)志；當(dāng)D觸發(fā)器的輸入端START為低電平時(shí)，若FIN端輸入一個(gè)脈沖上沿，則FINCLK1與FSDCLK2的信號(hào)通道被切斷。 測(cè)頻與測(cè)周期控制部分電路計(jì)數(shù)部件設(shè)計(jì) 圖中的計(jì)數(shù)器CNT1/CNT2是32位二進(jìn)制計(jì)數(shù)器，通過(guò)DSEL模塊的控制，單片機(jī)可分4次將其32位數(shù)據(jù)全部讀數(shù)。（三） 脈沖寬度測(cè)量和占空比測(cè)量模塊設(shè)計(jì) 根據(jù)上述脈寬測(cè)量原理，設(shè)計(jì)如圖（CONTRL）所示的電路原理示意圖。該信號(hào)的上沿和下沿信號(hào)對(duì)應(yīng)于未經(jīng)處理時(shí)的被測(cè)信號(hào)50%,CLR為初始化信號(hào). 脈沖寬度測(cè)量原理圖測(cè)量脈沖寬度的工作步驟如下:① 向CONTRL的CLR端送一個(gè)脈沖以便進(jìn)行電路的工作狀態(tài)初始化.② 將GATE的CNL端置高電平,表示開始脈沖寬度測(cè)量,這時(shí)CNT2的輸入信號(hào)為FSD.③ 在被測(cè)脈沖的上沿到來(lái)時(shí),CONTRL2的PUL端輸出高電平,標(biāo)準(zhǔn)頻率信號(hào)進(jìn)入計(jì)數(shù)器CNT2.④ 在被測(cè)脈沖的下沿到來(lái)時(shí),CONTRL2的PUL端輸出低電平,計(jì)數(shù)器CNT2被關(guān)斷.⑤ 由單片機(jī)讀出計(jì)數(shù)器CNT2的結(jié)果,并通過(guò)上述測(cè)量原理公式計(jì)算出脈沖寬度.（四） 電路顯示模塊系統(tǒng)硬件電路中，單片機(jī)MCU與FPGA進(jìn)行數(shù)據(jù)交換占用了P0口、P1口和P3口，因此數(shù)據(jù)顯示電路的設(shè)計(jì)采用靜態(tài)顯示的方式，顯示電路由8個(gè)共陽(yáng)極七段數(shù)碼管和8片1位串入8位并出的74LS164芯片組成。 顯示電路圖這種顯示方式不僅占用單片機(jī)端口少，而且充分利用了單片機(jī)的資源，容易掌握其編碼規(guī)律，簡(jiǎn)化了軟件編程，在實(shí)驗(yàn)過(guò)程中，也體現(xiàn)出較高的可靠性。第四章 各功能模塊基于VHDL的設(shè)計(jì)第一節(jié) 時(shí)基產(chǎn)生與測(cè)頻時(shí)序控制電路模塊的VHDL源程序LIBRARY IEEE。USE 。USE 。ENTITY CTRL IS PORT(CLK: IN STD_LOGIC。 系統(tǒng)時(shí)鐘 LOCK: OUT STD_LOGIC。 鎖存信號(hào) EN: OUT STD_LOGIC。 計(jì)數(shù)允許信號(hào) CLR: OUT STD_LOGIC)。 清零信號(hào)END。ARCHITECTURE ART OF CTRL IS SIGNAL Q: STD_LOGIC_VECTOR(3 DOWNTO 0)。 定義變量BEGINPROCESS(CLK) BEGIN IF(CLK39。EVENT AND CLK=39。139。)THEN 檢測(cè)時(shí)鐘上升沿 IF Q=1111THEN Q=0000。 計(jì)數(shù)大于15,清零 ELSE Q=Q+39。139。 允許計(jì)數(shù) END IF。 END IF。 EN=NOT Q(3)。 LOCK=Q(3) AND NOT(Q(2)) AND Q(1)。 CLR=Q(3) AND Q(2) AND NOT(Q(1))。 END PROCESS。END ART。 程序主要講述了由時(shí)鐘信號(hào)產(chǎn)生計(jì)數(shù)允許信號(hào)、清零信號(hào)和鎖存信號(hào)，而且限定了響應(yīng)時(shí)間為不超過(guò)15s。第二節(jié) 待測(cè)信號(hào)脈沖計(jì)數(shù)電路模塊的VHDL源程序一 十進(jìn)制加法計(jì)數(shù)器的VHDL
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