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正文內(nèi)容

畢業(yè)設(shè)計--基于xilinxfpga高速串行接口設(shè)計與實現(xiàn)-資料下載頁

2024-12-01 22:02本頁面

【導讀】進行研究工作所取得成果。除文中已經(jīng)注明引用內(nèi)容外,本畢業(yè)設(shè)計(論文)不含任。對本文研究做出重要貢獻個人和。集體,均已在文中以明確方式標明。本人完全意識到本聲明法律結(jié)果由本人承擔。和電子版,允許論文被查閱和借閱。保密□,在年解密后適用本授權(quán)書。因此,串行傳輸,已成為高速數(shù)據(jù)傳輸系統(tǒng)在深亞微米主要選擇。被廣泛地應(yīng)用于PCI。輸率只能達到3Gbps,以實現(xiàn)獨立設(shè)計以滿足5Gbps的要求及以上的高速PCI。用,本文研究了偽標準的LVDS121和CML的啟動界面的設(shè)計研究。其中,無歪斜單端差撓度問題提高plvds收發(fā)電路,電路的性能與加速管的改。定;微分預(yù)加重技術(shù)使驅(qū)動能力強、降低碼間干擾。用于CML收發(fā)器的若干關(guān)鍵技術(shù),符號間干擾所引起的信號失真,提高信號質(zhì)量。放大器電路,均衡電路進一步放大到比較器輸出低擺幅信號可以識別的電壓幅值。表達物理層PLVD和CML高速串行數(shù)據(jù)傳輸。仿真結(jié)果表明,兩種接口電路的傳輸速率高達5Gbps,完全符合PCI. Express表示應(yīng)用要求。

  

【正文】 發(fā)送時鐘和 txclknot 高數(shù)據(jù),和數(shù)據(jù)的低;隨著時鐘,該 txclk90not 和clockoe, txclk90 為 低 [15]。 時鐘使用鏈路 傳輸模塊,發(fā)送時鐘, txclknot, txclk90 和 txclk90not 是 DCM 模塊提供了。為 66 米板輸入時鐘,通過全局時鐘引腳接入 DCM 后,鏈接發(fā)送時鐘的需要和時鐘相位變換,從而保證傳輸數(shù)據(jù)和時鐘的穩(wěn)定性的方法。 發(fā)送緩沖區(qū)只需要調(diào)用 X 和慷慨,出口核產(chǎn)生所需的 FIFO。但應(yīng)注意到傳輸鏈路和 FPGA 內(nèi)部邏輯之間的連接問題,例如內(nèi)部的數(shù)據(jù)寬度,和內(nèi)部時鐘頻率的使用。 傳輸控制單元,控制邏輯是由 Verilog 總是模塊實現(xiàn),在總的模塊,通過各種各樣的狀態(tài)變換實現(xiàn) FIFO 讀寫使能和各種控制信號的變化。 三、仿真測 試 在 XC5VLX50T 函數(shù)模擬傳動鏈路口,輸出的 8 位并行數(shù)據(jù) data_for_tx 通過 DDR模塊發(fā)送緩沖區(qū),通過轉(zhuǎn)換, 0bufds,輸出所需的差分數(shù)據(jù)和差分時鐘。從功能仿真圖,可以看到發(fā)送鏈接完成的功能是正確的。 圖 Fig Send link functional simulation 基于 Xilinx FPGA 高速串行接口 設(shè)計與實現(xiàn) 20 下圖顯示的布局,圖形仿真接口定時發(fā)送,從圖中可以看到,布局布線,時鐘和數(shù)據(jù)通信稍移,但不影響功能的實現(xiàn)。 圖 Fig Simulation timing transmission chain intersection after the wiring layout FPGA 接收 設(shè)計 一 、 接收鏈路口的設(shè)計結(jié)構(gòu) 鏈路接收模塊的邏輯電路主要由兩部分組成:接收模塊和接收緩沖模塊。接收模塊用于 ADSP ts20l 和鏈路傳輸通道接口,時鐘,數(shù)據(jù)包處理。接收緩沖區(qū)模塊用于將接收模塊的緩沖數(shù)據(jù),與其他模塊與 FPGA 的連接和數(shù)據(jù)傳輸功能的實現(xiàn)。電路結(jié)構(gòu)如下圖所示的 [16]: 圈 3 7接收鏈路口設(shè)計框圖 上海建橋?qū)W院本科畢業(yè)設(shè)計(論文) 21 Receive chain intersection design diagram 鏈路接收模塊主要用于實現(xiàn) DDR 數(shù)據(jù)接收和可選的糾錯控制等。 ● DDR 數(shù)據(jù)。鏈路口的 8 位并行數(shù)據(jù) Data[7: O]傳輸數(shù)據(jù),被送往 4 DDR 模塊的數(shù)據(jù)輸入,在時鐘傳輸 0 比特 3 ~上升沿,沿傳輸 4 比特 ~下降 7,即每一個時鐘周期內(nèi)完成一個字節(jié)的數(shù)據(jù)傳輸。 ● 錯誤檢查。選擇錯誤檢查模塊的使用, 16 個連續(xù)的時鐘周期的 8 位并行數(shù)據(jù)接收數(shù)據(jù)( RXDATA)輸出到接收緩沖區(qū),并計算 16 個周期的數(shù)據(jù)添加本地校驗。計算出的校驗和比較收到的 8 位數(shù)據(jù)第十七 次,如果比較結(jié)果相同,那么錯誤標志低電流 128 位的接收的數(shù)據(jù)是正確的;否則 err_flag 在高層次上,報告處理模塊。 ● 接收緩沖區(qū)主要完成模擬鏈路口與 FPGA 內(nèi)部的數(shù)據(jù)寬度和速率匹配。通過調(diào)用異步 FIFO 來實現(xiàn)這一功能,不對稱。 ● 接收控制單元主要是用來控制傳送緩沖器 FIFO 的讀寫,并根據(jù) FIFO 的現(xiàn)狀,給出了 lxacko 水平的變化。由于 TS201 鏈路協(xié)議的規(guī)定, ACK 信號為低電平,接收鏈路仍能繼續(xù)接受 256 位數(shù)據(jù)。所以應(yīng)該接收緩沖區(qū)的實時檢測,如果緩沖區(qū)無法繼續(xù)接受 256 位的數(shù)據(jù),然后 lxacko 信號變?yōu)榈碗?平,表示接收緩沖區(qū)的“全”, DSP 發(fā)送者不能繼續(xù)發(fā)送數(shù)據(jù);否則, DSP 信號保持高水平,使DSP 發(fā)送端發(fā)送數(shù)據(jù)。 二、 接收鏈路技術(shù) 關(guān)鍵接收模塊的設(shè)計是基于接口接收協(xié)議數(shù)據(jù)傳輸,并根據(jù)不連續(xù)的鏈路口時鐘給接收緩沖區(qū)的讀寫控制標志。要實現(xiàn)這一功能是對兩級數(shù)據(jù)接收緩沖區(qū)使用的關(guān)鍵組裝和保存。 鏈路協(xié)議發(fā)送數(shù)據(jù)的接口,時鐘的上升沿和下降沿 4 位數(shù)據(jù)同時傳輸,鏈傳動是至少在這 128 位的數(shù)據(jù),所以在寬度數(shù)據(jù)緩沖模塊 raml6x1d 打 8 深度為 16 位 1bit。然后統(tǒng)一的本地時鐘 local_clk 讀出的數(shù)據(jù)存儲。 第二接收緩沖 區(qū)生成只需要調(diào)用 IP 核 Xilinx,產(chǎn)生所需的 FIFO。但要注意之間的接收與 FPGA 內(nèi)部邏輯鏈連接的連接問題,例如內(nèi)部的數(shù)據(jù)寬度,和內(nèi)部時鐘頻率的使用。按照先進先出的旗幟標志位,有效地給 lxacko 變化。 接收控制單元的設(shè)計點,這是有效的數(shù)據(jù)讀寫控制。在這個模塊,主要是基于不連續(xù)的鏈路口時鐘沒有設(shè)計,以確定在有效的讀寫操作。 三、接收鏈路口仿真測試 基于 Xilinx FPGA 高速串行接口 設(shè)計與實現(xiàn) 22 XC5VLX50T 模擬在接收鏈交叉功能。接收模塊通過 ibufds 輸入差分轉(zhuǎn)換數(shù)據(jù)和時鐘為單端數(shù)據(jù)和時鐘。通過兩級緩沖機制將接收接口協(xié)議數(shù)據(jù)拼接,造成 8 位并行數(shù)據(jù)RXDATA,和 RXDATA 和鏈接的價值直接接收數(shù)據(jù)是相同的。從功能的模擬,我們可以看到接收鏈路口的功能是正確的。 圖 3 8功能仿真圖 Fig Receiving linkport simulation diagram 對于鏈在接收部分,實際測試需要調(diào)試和 DSP 相匹配, DSP 鏈路來發(fā)送數(shù)據(jù), FPGA模擬接收部分。在實際的測試中,連接多發(fā) 4e4e4e4e 和 e4e4e4e4 數(shù)據(jù), ChipScope 軟件是用來捕獲的實際結(jié)果 [18]。 上海建橋?qū)W院本科畢業(yè)設(shè)計(論文) 23 圖 3 9在線分析圖 Fig Analysis diagram logic received online link 實際硬件調(diào)試 高速鏈路端口硬件調(diào)試方案 實際的硬件設(shè)計方案,利用回路調(diào)試,即 ts20l 第一發(fā)送模塊發(fā)送的時鐘和數(shù)據(jù),F(xiàn)PGA 鏈接收數(shù)據(jù),將發(fā)送緩沖區(qū)有著內(nèi)在的聯(lián)系,然后通過 FPGA 傳輸模塊傳送到外部的 DSP,由 DSP 接收外部 ts20l。然后發(fā)送數(shù)據(jù)和接收數(shù)據(jù)接收模塊, FPGA 的啟動環(huán)節(jié),將存儲在接收緩沖器的數(shù)據(jù);然后開始 FPGA 路段和交叉口,高速鏈的 FPGA 設(shè)計。 DSP 通過 DMA 接口通信方式,通過發(fā)送緩沖區(qū)和 DSP 接收緩沖區(qū) 的數(shù)據(jù),因此實際的硬件測試。實際操作過程如下所示: 圖 Fig Link of hardware debugging illustration 基于 Xilinx FPGA 高速串行接口 設(shè)計與實現(xiàn) 24 實際硬件調(diào)試中 注意事項 一、 FPGA 注意事項 在實際的硬件連接,除了相應(yīng)的引腳的 FPGA 部分連接的步行板對應(yīng)于 DSP 引腳的線,還要特別注意分配鏈交叉時鐘管腳。最好的時鐘信號分配到 bank4 Bank3 和全局時鐘引腳,所以做的時鐘線將通過全局時鐘網(wǎng)絡(luò),獲得更好的穩(wěn)定性。 此外,在 FPGA 仿真接收鏈路功能,要求的接收 時鐘和數(shù)據(jù)的一部分,以確保接收鏈路時鐘能正確的樣本數(shù)據(jù)。 時序約束部分 程序如下: ?NET “ lx_clkin_p” TNM_NET = lx_clkin_p。 ?TIMESPEC TS_lx_clkin_p = PERIOD “ lxclkin_p” HIGH 50%。 ?NET “ lx_clkin_n” TNM_NET = lx_clkin_n。 ?TIMESPEC TS_lx_clkin_p = PERIOD “ lxclkin_n” TS_lx_clkin_p PHASE ns HIGH 50%。 ?OFFSET = IN 2 ns valid ns BEFORE “ lx_clkin_p” 。 二、 DSP 注意事項 部分 DSP 鏈路口是自動初始化后,啟動電源復位,沒有額外的軟件控制。但當 DSP與 FPGA 的連接,并在某些情況下,系統(tǒng)可以完成自動初始化函數(shù),并且需要在 DSP軟件初始化鏈接。 在接收部分 DSP 鏈,如果你想復位后正常使用,需要一個初始化的握手信號一般。但在通用 DSP 與 DSP 直接互連系統(tǒng),是完成初始化函數(shù)西李引腳,的結(jié)束初始化這個引腳釋放塊完成標志后。當 DSP 與 FPGA 和 DSP 接收,銷不再完整的初始化任務(wù),因此系統(tǒng)必須通過軟件初始化。 軟件的初始化是通過改變接收控制寄存器 lrctlx 相應(yīng)的功能實現(xiàn)。在這里,它是功能介紹 : ● 如果 REN=1, 鏈路接收部分可以,但強制初始化鏈接是禁止的。 ● 如果 REN =0, RINIF=0, 鏈路接收部分和連接力初始化是禁止的。 ● 如果 REN=0, RINIF=1,而 RINIV =0, 鏈路接收部分是被禁止的,和鏈路初始化被迫 0。這個職位相當于使用 lxbcmpi 初始化時間, lxbcmpi = 0。 ● 如果 REN=0, RINIF =l,而 RINIV= l, 鏈路接收部分是被禁止的,和鏈路初始化被迫 1。這個職位相當于使用 lxbcmpi 初始化時間, lxbcmpi = L. 所以 ,實現(xiàn)軟件的初始化,處理器應(yīng)該達到以下操作: l、首先寫 REN=0, RINIF=1, RINIV=1, 初始化鏈路接收部分 上海建橋?qū)W院本科畢業(yè)設(shè)計(論文) 25 再寫 REN=1, 鏈路口接收使能 以上操作步驟,在 Visual DSP++軟件中對應(yīng) 程序為: yr0=0xDO。 LRCTL0=yr0。 yr0=0x11。 LRCTL0=yr0。 基于 Xilinx FPGA 高速串行接口 設(shè)計與實現(xiàn) 26 4 B3G TDD 系統(tǒng)中 RocketIO 接口 資源需求分析與設(shè)計 在系統(tǒng) AP 端和 MT 端的實現(xiàn)方案和機器翻譯終端硬件,系統(tǒng)分為多個模塊,每個模塊分別采用一塊基于 ATCA 架構(gòu)板,模塊之間的物理連接,基于 ATCA 架構(gòu)背板連接,和各模塊之間的互連的數(shù)據(jù)傳輸協(xié)議的基礎(chǔ)上的串行 RocketIO 收發(fā)器,使用 FPGA芯片的每個模塊的模塊的設(shè)計選擇的(當然有足夠的 RocketIO 資源是必要條件),在上行鏈路基帶接收機,信道處理芯片的選擇模塊解碼是 v2p100,空時解碼模塊采用v2p70,下行多天線傳輸模塊采用 vc2vp70,項目團隊負責 與 XC2VP20 MAC 接口模塊的一部分。每個模塊板分別由各大學合作完成,單獨調(diào)試整個變調(diào)后。 基站的 AP 硬件平臺的體系結(jié)構(gòu)由多個天線接收板,交換 /時計時板,基帶接收板,MAC 接口板,基帶傳輸 /板,多天線傳輸板。 AP RocketIO 表 中的資源需求; 表 AP 內(nèi)部各功能單板模塊間互聯(lián)需求表 Tab The function of the internal board module interconnection requirements list 源板 方向 目 板 鏈路數(shù) 每鏈路RocketIO 數(shù) 連接類型 多天線接收板 —— 交換 /時頻時序板 3 4 基帶信號 交換 /時頻時序板 —— 基帶接收板 3 4 基帶信號 基帶接收板 —— MAC 處理 /接口板 3 1 基帶數(shù)據(jù) /控制 MAC 處理 /接口板 —— 基帶接收板 1 1 基帶數(shù)據(jù) /控制 基帶接收板 —— 多天線發(fā)送板 3 2 基帶信號 MAC 處理 /接口板 —— 多天線發(fā)送板 1 1 控制 MAC 處理 /接口板 —— 多天線接收板 3 1 控制 基帶接收板 —— 基帶接收板 3 1 信號 注:每個 MGT( RocketIO)均工作在 2GBPS(參考時鐘 100Mhz) 上海建橋?qū)W院本科畢業(yè)設(shè)計(論文) 27 表 MT 內(nèi)部各功能單板模塊間互聯(lián)需求表 Tab The function of the internal board module interconnection requirements list 源板 方向 目 板 鏈路數(shù) 每鏈路RocketIO 數(shù) 連接類型 多天線接收板 —— 基帶接收板 4 1 基帶信號 基帶接收板 —— MAC 處理 /接口板 1 1 基帶數(shù)據(jù) /控制 MAC 處理 /接口板 —— 基帶接收板 1 1 基帶數(shù)據(jù) /控制 基帶接收板 —— 多天線發(fā)送板 2 1 基帶信號 MAC 處理 /接口板 —— 多天線發(fā)送板 1 1 控制 MAC 處理 /接口板 —— 多天線接收板 1 1 控制 基帶接收板 —— 基帶接收板 2 3 信號 注:每個 MGT( RocketIO)均工作在 2GBPS(參考時鐘 100Mhz) 移動站( MT)硬件平臺的體系結(jié)構(gòu)由多個天線接收板,基帶接收板, MAC /接口板。 因為整個 B3G TDD 實驗系統(tǒng)的硬件平臺由 幾個大學合作建設(shè),我們根據(jù)所分配的部分功能模塊的功能,同時,本文主要集中在與高速接口的實現(xiàn)研究
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