基于vhdl的彩燈控制器設計與實現畢業(yè)設計(doc畢業(yè)設計論文)-資料下載頁
2025-06-26 12:29本頁面
【正文】 if clr=39。139。then cllk=39。039。temp:=000。 elsif rising_edge(clk_in)then if chose_key=39。139。then if temp=011then temp:=000。 cllk=not cllk。 else temp:=temp+39。139。 end if。 else if temp=111then temp:=000。 cllk=not cllk。 else temp:=temp+39。139。 end if。 end if。 end if。 end process。 clk=cllk。 end architecture art。（2）顯示控制電路部分程序如下：LIBRARY IEEE。USE 。ENTITY XSKZ ISPORT(CLK:IN STD_LOGIC。CLR:IN STD_LOGIC。LED:OUT STD_LOGIC_VECTOR(15 DOWNTO 0))。END ENTITY XSKZ。ARCHITECTURE ART OF XSKZ ISTYPE STATE IS(S0,S1,S2,S3,S4,S5,S6)。SIGNAL CURRENT_STATE:STATE。SIGNAL FLOWER:STD_LOGIC_VECTOR(15 DOWNTO 0)。BEGINPROCESS(CLR,CLK)ISCONSTANT F1:STD_LOGIC_VECTOR(15 DOWNTO 0):=0001000100010001。CONSTANT F2:STD_LOGIC_VECTOR(15 DOWNTO 0):=1010101010101010。CONSTANT F3:STD_LOGIC_VECTOR(15 DOWNTO 0):=0011001100110011。CONSTANT F4:STD_LOGIC_VECTOR(15 DOWNTO 0):=0100100100100100。CONSTANT F5:STD_LOGIC_VECTOR(15 DOWNTO 0):=1001010010100101。CONSTANT F6:STD_LOGIC_VECTOR(15 DOWNTO 0):=1101101101100110。BEGINIF CLR=39。139。 THENCURRENT_STATE=S0。ELSIF RISING_EDGE(CLK) THENCASE CURRENT_STATE ISWHEN S0=FLOWER=ZZZZZZZZZZZZZZZZ。CURRENT_STATE=S1。WHEN S1=FLOWER=F1。 CURRENT_STATE=S2。WHEN S2=FLOWER=F2。 CURRENT_STATE=S3。WHEN S3=FLOWER=F3。CURRENT_STATE=S4。WHEN S4=FLOWER=F4。CURRENT_STATE=S5。WHEN S5=FLOWER=F5。CURRENT_STATE=S6。WHEN S6=FLOWER=F6。CURRENT_STATE=S1。END CASE。END IF。END PROCESS。LED=FLOWER。END ARCHITECTURE ART。 （3）整個電路系統(tǒng)部分程序如下：LIBRARY IEEE。USE 。ENTITY CDKZQ ISPORT(CLK_IN:IN STD_LOGIC。CLR:IN STD_LOGIC。CHOSE_KEY:IN STD_LOGIC。LED:OUT STD_LOGIC_VECTOR(15 DOWNTO 0))。END ENTITY CDKZQ。ARCHITECTURE ART OF CDKZQ ISCOMPONENT SXKZ ISPORT(CHOSE_KEY:IN STD_LOGIC。CLK_IN:IN STD_LOGIC。CLR:IN STD_LOGIC。CLK:OUT STD_LOGIC)。END COMPONENT SXKZ。COMPONENT XSKZ ISPORT(CLK:IN STD_LOGIC。CLR:IN STD_LOGIC。LED:OUT STD_LOGIC_VECTOR(15 DOWNTO 0))。END COMPONENT XSKZ。SIGNAL S1:STD_LOGIC。BEGINU1:SXKZ PORT MAP(CHOSE_KEY,CLK_IN,CLR,S1)。U2:XSKZ PORT MAP(S1,CLR,LED)。END ARCHITECTURE ART。 endprocess。endcolor。
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