【導(dǎo)讀】功率譜估計(jì)在近30年中獲得了飛速發(fā)展。涉及到信號(hào)與系統(tǒng)、隨機(jī)信號(hào)分析、概。探、軍事、天文、生物醫(yī)學(xué)工程等眾多領(lǐng)域。就產(chǎn)生了功率譜估計(jì)這一研究領(lǐng)域。功率譜的估計(jì)大致可分為經(jīng)典功率譜估計(jì)和現(xiàn)代功。譜密度、譜峰的寬度、高度與位置，可以確定運(yùn)動(dòng)目標(biāo)的位置、輻射強(qiáng)度和運(yùn)動(dòng)速度。速度、方向，從而提高引信的打擊精度和毀傷效率。成電路處理速度的影響，因此在引信系統(tǒng)中的應(yīng)用會(huì)受到很大的限制。成為可能，并且極大地提高了無線電引信引戰(zhàn)配合性能。BURG算法，階數(shù)的確定方法和原則，穩(wěn)定性以及對(duì)信號(hào)建模的討論；④熟悉熟練使用MATLAB仿真。針對(duì)一個(gè)具體的隨機(jī)信號(hào)，分別采用經(jīng)典譜估計(jì)和現(xiàn)。⑤熟練使用MATLAB提供的圖形用戶界面工具。20xx年3月29日-20xx年4月11日：MATLAB程序設(shè)計(jì)與MATLAB程序調(diào)試?？赏ㄟ^書籍和網(wǎng)絡(luò)了解功率譜估計(jì)相關(guān)的理論知識(shí)，并已學(xué)習(xí)過MATLAB程序設(shè)計(jì)。運(yùn)用MATLAB進(jìn)行仿真，并分析結(jié)果。該生查閱了大量的相關(guān)資料，設(shè)計(jì)方案可行，同意開題。

　　

【正文】 據(jù)序列來減少，使改變的信號(hào)成為無限數(shù)據(jù)序列的更好的表現(xiàn)，但在現(xiàn)實(shí)生活中這通常并不可行，因?yàn)檩斎霐?shù)據(jù)的特征會(huì)隨著時(shí)間而改變。短序列數(shù)據(jù)信號(hào) 往往被假定為廣泛意義上平穩(wěn)，這時(shí)信號(hào)特征的假設(shè)近似不變但譜分辨率因此受到限制。例如，試圖改善 PSD 的估計(jì)，窗函數(shù)功能， Bartlett 或 Hanning 窗，可以用來降低旁瓣的色階，但減少這些較低的譜分辨率是通過擴(kuò)展 PSD 的主瓣來實(shí)現(xiàn)的 [2]. 參數(shù)化譜估計(jì)模型技術(shù)可以作為一種選擇來使用，不用再考慮數(shù)據(jù)窗口之外的數(shù)據(jù)都為0 這個(gè)和實(shí)際不符的假設(shè) [1]。了解潛在的過程或觀察區(qū)外數(shù)據(jù)的性質(zhì)的合理假定是用于改善傳統(tǒng)方法的頻率分辨率。這種處理器的運(yùn)算負(fù)擔(dān)比 STFFT 還高許多，而且數(shù)學(xué)函數(shù)如除法和平方根往往成為必要。在除法 和平方根這種非還原算法下有一個(gè)固有的依賴，必須以最高有效位 (MSB)為第一方式來計(jì)算結(jié)果位，一個(gè)位的計(jì)算直接依賴于前一個(gè)位的結(jié)果 [3]。這種相互依存，難以有效實(shí)現(xiàn)這些算法在硬件上的功能，實(shí)現(xiàn)往往慢于其它基本功能，如乘法，加法和減法。通信瓶頸因此很容易地發(fā)生在相互關(guān)聯(lián)的不同類型處理器收縮陣列。 參數(shù)譜估計(jì)硬件實(shí)現(xiàn)困難已經(jīng)導(dǎo)致了同質(zhì) DSP 的網(wǎng)絡(luò)軟件的悠閑執(zhí)行 [4]。然而，高階處理能力并沒有得到充分體現(xiàn)，因?yàn)橄到y(tǒng)吞吐量增加引起的并行是通信總線性能驅(qū)使的。這種問題范圍的限制，有時(shí)可能在實(shí)時(shí)運(yùn)用軟件時(shí)使實(shí)時(shí)譜估計(jì)得出 的結(jié)果不正確。 本文中譜估計(jì)的參數(shù)是針對(duì)硬件實(shí)現(xiàn)的。一個(gè)位串行處理器能夠處理除法和內(nèi)積的計(jì)算步驟，它是結(jié)合獨(dú)立處理器的這些功能開發(fā)的。該設(shè)計(jì)使用高階管道安裝，以便除法可以處在一個(gè)較高的計(jì)算速度運(yùn)算，乘法則計(jì)算第一個(gè) MSB數(shù)據(jù)流，以此除去瓶頸問題。高階管道安裝讓許多獨(dú)立的計(jì)算同時(shí)被運(yùn)行或交錯(cuò)。該交錯(cuò)方案的使用通過實(shí)施修正的協(xié)方差參數(shù)化譜估計(jì)的設(shè)計(jì)來證明，以此產(chǎn)生一種基于超聲波探測(cè)器的多普勒血流信號(hào)頻譜分析系統(tǒng)的現(xiàn)場(chǎng)可編程門陣列（ FPGA）。 2. 修正協(xié)方差譜估計(jì) 模型階 p = 4 的修正協(xié)方差（ MC）的 譜估計(jì)，被證明是最有成本效益的，因?yàn)檠髁繎?yīng)用在平均流速和流量擾動(dòng)權(quán)益 [5]，包括解決以下的線性系統(tǒng)的協(xié)方差矩陣方程： (1) 其中每個(gè)元素 jiC, 為 ： ? ??? ??? ????????? 1 1 0, )()1(2 1 N pn pN nji jninjninNC (2) 對(duì)于一個(gè)窗口長(zhǎng)度為 N 個(gè)數(shù)據(jù)的樣本，由 濾波器的參數(shù)估計(jì)，得到了線性系統(tǒng)的解決方法(1),根據(jù) Cholesky，提出消除和背部替代的算法。白噪聲信號(hào)的方差估計(jì)， 2?? 計(jì)算為 : kpk k cac ,010,02 ?? ??? ??? (3) 功率譜密度（ PSD）， )(? nMCfP 取自： 2122221?)(?)(???? ???? pkfjkknnMCnezzafAfP??? (4) 因此， MC 譜估計(jì)可能劃分到 4 種不同的編程模塊： ? CMR對(duì)協(xié)方差矩陣元素和右邊向量的計(jì)算，考慮到矩陣的對(duì)稱性應(yīng)為 5N 乘以累加值。 ? Cholesky線性方程組的解決方法，需進(jìn)行 6 次除法和 10 次非平方根內(nèi)積等步驟，解決三角系統(tǒng)需 4 次除法和 12 次內(nèi)積等步驟。 ? WNV白噪聲方差的計(jì)算， 4 乘以累加值。 ? PSD功率 譜密度的計(jì)算，需先進(jìn)行 4N 次內(nèi)積的步驟，即一個(gè)零填塞的離散傅立葉變換，再進(jìn)行 N 次乘法 ,得到 DFT 的絕對(duì)值 ,最后進(jìn)行 N/2 次除法 ,得到 PSD。 樣本的數(shù)目在固定時(shí)間為 10 毫秒的持續(xù)時(shí)間窗口中，必須為 64， 128， 256 或 512，這取決于多普勒信號(hào)的條件。該算法在 Matlab 軟件中的實(shí)現(xiàn)證明了超過 310 次，這個(gè)因素會(huì)引起過于緩慢的實(shí)時(shí)操作，而且性能的要求高達(dá) [4]。 MC 算法的實(shí)現(xiàn)是使用各種以德州儀器 TMS320C40 DSPS 和 T8 晶片機(jī)作 為路由器的拓?fù)浣Y(jié)構(gòu)，其持續(xù)時(shí)間也未能達(dá)到實(shí)時(shí)的要求，在最壞的情況下處理時(shí)間甚至超過 150 毫秒 [4][6]。使用單一 DSP電腦系統(tǒng)已經(jīng)證明較小的 N 已經(jīng)足夠，但 N=512 的規(guī)格不可能實(shí)現(xiàn) [4]，因此促使了硬件方式的思考。 3. 位串行交錯(cuò)處理器 MC 算法字并行收縮實(shí)現(xiàn)的研究表明該方法是為特定的實(shí)時(shí)血流量應(yīng)用提供更充足的吞吐量，但這種系統(tǒng)以算術(shù)單元，通信負(fù)擔(dān)和控制復(fù)雜性 [7]為代價(jià)而且代價(jià)非常高。例如，一個(gè)非平方根的 Cholesky 柯列斯基分解 [8]收縮陣列處理器需要 13 個(gè)處理單元（ PES），每 個(gè) PE 有 2 到 6 個(gè)端 口的 m（單精度）或 2m（雙精度）線，并且在后面替代之前顛倒數(shù)據(jù)流的控制是必要。另一種方法是對(duì)該系統(tǒng)進(jìn)行硬件設(shè)計(jì)，包含了對(duì)位串行處理技術(shù)的考慮。 乘法算法的性質(zhì)通常首先涉及最低有效位（ LSB），它們?cè)谖淮谐朔ㄆ髦蟹磻?yīng)在其輸出命令上。相反地，例如不復(fù)原的除法 MSB在本質(zhì)上處在第一位 [9]。每個(gè)商位的計(jì)算執(zhí)行以 m 控制加減法 (CAS)的操作，決定是否加上或減去之前一位計(jì)算的結(jié)果（除了第一次操作由輸入操作數(shù)的符號(hào)來決定）。考慮到進(jìn)位行波傳送，因此導(dǎo)致了傳播延遲超過 m 個(gè) CAS單元。在一個(gè)位串行乘數(shù)器中，連續(xù)位之間的輸 出延時(shí)可能是圍繞一個(gè)全加器（ FA）的延遲，導(dǎo)致一個(gè)大約 5 倍的最高時(shí)鐘頻率和除法器上的通信瓶頸。這個(gè)除法器的時(shí)鐘頻率可以增加到一個(gè)類似乘法器那樣的最大速率，在每一個(gè) CAS 階段用管道輸送進(jìn)位。但是，這意味著每個(gè)輸出位只有在每 m 個(gè)時(shí)鐘周期時(shí)才是有效的。還有個(gè)問題就是必須在乘法器和除法器之間顛倒數(shù)據(jù)流。一個(gè)可能性是使用寄存器和額外的控制邏輯來重新排序除法器的比特流 ,但運(yùn)算時(shí)間仍然有限。 除法器的效率以及進(jìn)位的輸送可以通過在連續(xù)位的輸出之間使用冗余插槽去執(zhí)行其他獨(dú)立的除法器來大大地改善。文獻(xiàn) [3]中的位串行 /字并行除 法器允許 m+1 次除法同時(shí)執(zhí)行或交錯(cuò)。這減少了除法平均的運(yùn)算時(shí)間，這樣才能達(dá)到位串行乘法器的類似性能，但是當(dāng)連接這些裝置時(shí)仍然有數(shù)據(jù)流接口匹配的問題。解決這個(gè)問題的一個(gè)方式是重新設(shè)計(jì)乘法器，使它在第一個(gè) MSB數(shù)據(jù)流中工作，而不是儲(chǔ)存和重新排序除法器的輸出，這就增加潛在因素和潛在要求 [10]。第一個(gè) MSB乘法，首先由 McCanny 等人證實(shí) [11]，他們表明它可能是執(zhí)行正數(shù)部分乘積（ PPs）倒序相加的規(guī)范。這也需要第一個(gè) MSB加法單位，以確保從該 PPS輸出的進(jìn)位被添加到最終的乘積。 Larsson Edefors 和 Marnane[12]從第一個(gè) MSB乘法的概念延伸到 2 的補(bǔ)碼系統(tǒng) ,并顯示位串行架構(gòu)的應(yīng)用。為了使除法器的比特流精確地配合乘法器的比特流，它只是沿著 FA 總數(shù)渠道插入額外延遲的問題，以便 PPs 的加法在不同乘法器中能同時(shí)被執(zhí)行如 Bellis 等人所示 [13]。 位串行交錯(cuò)除法器和乘法器的研究表明，這兩種體系結(jié)構(gòu)呈現(xiàn)出很大程度的相似性。無論是在負(fù)載工作還是運(yùn)作階段 。 載入網(wǎng)絡(luò)為除數(shù)和乘數(shù)，兩者組成了 m+1 延遲反饋 SISO 寄存器，并且 FA 總數(shù) /進(jìn)位渠道是相似的。兩者設(shè)計(jì)都首先需要 MSB，附加半加法器（ HA）單 元； 除法器需要 m 個(gè) PEs，因?yàn)?1 的補(bǔ)碼糾錯(cuò)在負(fù)數(shù)的時(shí)候發(fā)生，而乘法器需要 m1 個(gè)HA Pes 來增加 PPs 的輸出進(jìn)位。因此，結(jié)合這兩個(gè)設(shè)計(jì) ， 制造一個(gè)讓 m+1 個(gè)計(jì)算同時(shí)被交錯(cuò)的可編程位串行裝置是可能的，如圖 1 所示。 該處理器有兩種模式輸入選擇 DIVi 和 SUBi，它們控制四個(gè)操作模式 ii YZX /0 ?? 或iii YXZZ ???0 ，這里的 iZ 和 0Z 是兩個(gè)雙精度。 LDI 是在第一個(gè) )1( ?mm 的時(shí)鐘周期上用來儲(chǔ)存負(fù)荷 /運(yùn)行模式的選擇信號(hào) iY 和 iZ ， Ldi 在下一個(gè) )1( ?mm 上轉(zhuǎn)變進(jìn)入運(yùn)作模式，剩余的數(shù)據(jù)被輸入，大部份計(jì)算在 FA 排列中執(zhí)行。所有的控制信號(hào)通過管道輸送相近的數(shù)據(jù)，允許盡可能短的 )1(2 ?mm 時(shí)鐘周期和連續(xù)輸入 /輸出的數(shù)據(jù)區(qū)段管道周期（也就是當(dāng)一個(gè)區(qū)段組的計(jì)算作為輸出的時(shí)候，另一個(gè)區(qū)段組可能被載入）。這 條管道還允許每個(gè)單獨(dú)的交錯(cuò)彼此之間的獨(dú)立功能，并在同一個(gè)交錯(cuò)中一次除法之后可能會(huì)立即跟隨著一次內(nèi)積的步驟，反之亦然。 4. 交錯(cuò)處理器為基礎(chǔ)的修正協(xié)方差系統(tǒng) 對(duì) MC 譜估計(jì)的 Cholesky 部分實(shí)現(xiàn)收縮列陣的成本效益分析表明， 12 位定點(diǎn)字長(zhǎng)對(duì)這些計(jì)算來說已經(jīng)足夠了 [7]。使用 12 位字長(zhǎng)的位串行處理器的結(jié)果是具有交錯(cuò) 13 次計(jì)算的能力。 在交錯(cuò) 0 至 4 中， CMR 乘法是被執(zhí)行超過 N 次的連續(xù)區(qū)段集，以便乘積 inn xx ?? 是由交錯(cuò) ? ?40 ??ii 和模塊集 ? ?10 ??? Nnn 產(chǎn)生的。一個(gè)位串行收縮陣列提供了正確的輸入數(shù)據(jù)序列，其來源于連續(xù)多普勒信號(hào)樣本和一個(gè)第一個(gè)單獨(dú)的 MSB雙精度累加器，其結(jié)構(gòu)類似于圖 1 中的 HA 部分，計(jì)算協(xié)方差矩陣元素，然后再存儲(chǔ)在 RAM 中，計(jì)算 CMR 算法的系統(tǒng)如圖 2。 整個(gè) Cholesky，提出消除，背部替代和 WNV的計(jì)算，如圖 3 所示的系統(tǒng)中，它在交錯(cuò)5 時(shí)被執(zhí)行。這里除法和內(nèi)積運(yùn)算步驟是必要的。一旦協(xié)方差矩陣元素儲(chǔ)藏在雙端口 RAM存儲(chǔ)塊后的集合 N中， Cholesky 分解就可以開始在交錯(cuò) 5 時(shí)對(duì)下一組 CMR的數(shù)據(jù)進(jìn)行計(jì)算，同 時(shí)可以處理交錯(cuò) 0 至 4。一個(gè) ROM 塊控制其存儲(chǔ)數(shù)據(jù)檢索的雙端口 RAM 的地址映射到處理器的輸入和處理器結(jié)果的存儲(chǔ)。為了實(shí)現(xiàn)良好的動(dòng)態(tài)分辨率以便能夠使用低字長(zhǎng)詞，一個(gè)收縮陣列縮放模塊被包括到 RAM 和處理器之間，其比例因子還由一起模式控制的 ROM控制器產(chǎn)生。整個(gè)系統(tǒng)的時(shí)序由三個(gè)計(jì)數(shù)器控制， qi（范圍從 0 到 12）， qb（范圍 0 到 23）和 qw（范圍從 0 到 N），與交錯(cuò)，位的位置和輸入字相一致。 零填充點(diǎn)的 DFT 計(jì)算是在交錯(cuò) 6,7,8 和 9 實(shí)現(xiàn)的。這基本上是一個(gè)矩陣向量乘法，并使用內(nèi)積步驟模式的處理器進(jìn)行計(jì)算。這部分的系統(tǒng)由 一個(gè) ROM 組成，它提供旋轉(zhuǎn)因子矩陣nW 的存儲(chǔ)，另一個(gè) ROM 為某一特定 qw 控制旋轉(zhuǎn)因子的地址， 4 個(gè)寄存器因處在 Cholesky分解階段，不斷再循環(huán)濾波器的參數(shù) na? 。交錯(cuò) 6 中首次乘積 1?aWiN? 的實(shí)部和虛部是交替形成的。利用單一觸發(fā)器的延遲，這些計(jì)算的結(jié)果會(huì)被反饋到交錯(cuò)處理器的輸入端 iZ ， 并且會(huì)被添加到乘積 2?aWiN? 中 ， DFT 就是建立在這種方法上。相比系統(tǒng)的其它部分， PSD 的計(jì)算具有相當(dāng)高的動(dòng)態(tài)范圍，因此在現(xiàn)階段 DFT 結(jié)果中的浮點(diǎn)表現(xiàn)為采用一個(gè)收縮的轉(zhuǎn)換電 路。 PIPO 寄存器用于存儲(chǔ) DFT 中實(shí)部和虛部中的 6 位指數(shù)，其平方用來計(jì)算交錯(cuò) 10。在交錯(cuò) 11 中 DFT 的絕對(duì)值是可以計(jì)算的。每對(duì)實(shí)部和虛部的最大值源于交錯(cuò) 10,它對(duì)應(yīng)輸入端iZ ，而其他值通過管道進(jìn)入 iY ，跟 2 個(gè)平方的且出現(xiàn)在輸入端 iX 的指數(shù)中存在適當(dāng) 的差異。然后 PSD 在交錯(cuò) 12 中計(jì)算，這涉及了 N/2 次 WNV的除法， WNV的除法在交錯(cuò) 5 中形成，其的絕對(duì)值在交錯(cuò) 11 中形成。于是 PSD 的指數(shù)就很容易地來源于 DFT 結(jié)果中的指數(shù)。 5. 結(jié)論 本文講述了一種位串行交錯(cuò)處理器，可把除法或內(nèi)積計(jì)算步驟的使用程序化。交錯(cuò)的想法被引入是為了執(zhí)行位串行除法在和乘法相同的高時(shí)鐘頻率下不采取提前進(jìn)位的方案，以消除通信瓶頸。它是在超大規(guī)模集成電路實(shí)現(xiàn)方面具有成本效率的高吞吐量處理器，由于 PE間的通信是局部的線性陣列，所以控制非常簡(jiǎn)單。一個(gè)參數(shù)譜估計(jì)的應(yīng)用，即修正的協(xié)方差譜估計(jì)， 它充分利用交錯(cuò)方案，本文已對(duì)此進(jìn)行了描述。該系統(tǒng)已使用 VHDL 編程和模擬。綜合利用 XC4036EX2 FPGA 的資源。這種類型的 FPGA 具有雙端口 RAM 的能力，其中一個(gè) 16x1 位雙端口 RAM 可以在一個(gè)單一的可配置邏輯塊（ CLB）中執(zhí)行。一個(gè)雙端口 RAM單元是一個(gè)有效的方法來實(shí)現(xiàn)存儲(chǔ)區(qū)的 13 或 14 位 SISO 寄存器，如交錯(cuò)過程中使用。要不然這種寄存器不得不在各個(gè) CLB，也就是 7 個(gè) CLBs 中使用一對(duì)觸發(fā)器。 CLBs 也可以被配置為 ROM 模塊，在 Cholesky 和 PSD 模塊中生成地址信號(hào)和 DFT 中旋轉(zhuǎn)因子的存儲(chǔ)是有 用的。該處理器的設(shè)計(jì)展示大多是局部通信，從而在 FPGA 的 CLB矩陣近鄰之間利用快速路由的資源，使其高速運(yùn)轉(zhuǎn)。 FPGA 布局的時(shí)序分析表明處理器的最高時(shí)鐘頻率 35MHz 允許實(shí)時(shí)譜估計(jì)在指定的限制范圍內(nèi)執(zhí)行。 FPGA 的再編程方面也是很有用的 。它不是控制邏輯設(shè)計(jì)在不同值 N 之間進(jìn)行切換，而是使用資源，并可能減緩時(shí)鐘速度，不同的比特流可載入每一個(gè) N。這個(gè)想法還可以擴(kuò)展成為更高階的模型估計(jì)，要不然在這樣一個(gè)系統(tǒng)中難以將參數(shù)增加 p 倍。 6. 參考文獻(xiàn) [