【導讀】功率譜估計在近30年中獲得了飛速發(fā)展。涉及到信號與系統(tǒng)、隨機信號分析、概。探、軍事、天文、生物醫(yī)學工程等眾多領(lǐng)域。就產(chǎn)生了功率譜估計這一研究領(lǐng)域。功率譜的估計大致可分為經(jīng)典功率譜估計和現(xiàn)代功。譜密度、譜峰的寬度、高度與位置，可以確定運動目標的位置、輻射強度和運動速度。速度、方向，從而提高引信的打擊精度和毀傷效率。成電路處理速度的影響，因此在引信系統(tǒng)中的應(yīng)用會受到很大的限制。成為可能，并且極大地提高了無線電引信引戰(zhàn)配合性能。BURG算法，階數(shù)的確定方法和原則，穩(wěn)定性以及對信號建模的討論；④熟悉熟練使用MATLAB仿真。針對一個具體的隨機信號，分別采用經(jīng)典譜估計和現(xiàn)。⑤熟練使用MATLAB提供的圖形用戶界面工具。20xx年3月29日-20xx年4月11日：MATLAB程序設(shè)計與MATLAB程序調(diào)試?？赏ㄟ^書籍和網(wǎng)絡(luò)了解功率譜估計相關(guān)的理論知識，并已學習過MATLAB程序設(shè)計。運用MATLAB進行仿真，并分析結(jié)果。該生查閱了大量的相關(guān)資料，設(shè)計方案可行，同意開題。

　　

【正文】 據(jù)序列來減少，使改變的信號成為無限數(shù)據(jù)序列的更好的表現(xiàn)，但在現(xiàn)實生活中這通常并不可行，因為輸入數(shù)據(jù)的特征會隨著時間而改變。短序列數(shù)據(jù)信號 往往被假定為廣泛意義上平穩(wěn)，這時信號特征的假設(shè)近似不變但譜分辨率因此受到限制。例如，試圖改善 PSD 的估計，窗函數(shù)功能， Bartlett 或 Hanning 窗，可以用來降低旁瓣的色階，但減少這些較低的譜分辨率是通過擴展 PSD 的主瓣來實現(xiàn)的 [2]. 參數(shù)化譜估計模型技術(shù)可以作為一種選擇來使用，不用再考慮數(shù)據(jù)窗口之外的數(shù)據(jù)都為0 這個和實際不符的假設(shè) [1]。了解潛在的過程或觀察區(qū)外數(shù)據(jù)的性質(zhì)的合理假定是用于改善傳統(tǒng)方法的頻率分辨率。這種處理器的運算負擔比 STFFT 還高許多，而且數(shù)學函數(shù)如除法和平方根往往成為必要。在除法 和平方根這種非還原算法下有一個固有的依賴，必須以最高有效位 (MSB)為第一方式來計算結(jié)果位，一個位的計算直接依賴于前一個位的結(jié)果 [3]。這種相互依存，難以有效實現(xiàn)這些算法在硬件上的功能，實現(xiàn)往往慢于其它基本功能，如乘法，加法和減法。通信瓶頸因此很容易地發(fā)生在相互關(guān)聯(lián)的不同類型處理器收縮陣列。 參數(shù)譜估計硬件實現(xiàn)困難已經(jīng)導致了同質(zhì) DSP 的網(wǎng)絡(luò)軟件的悠閑執(zhí)行 [4]。然而，高階處理能力并沒有得到充分體現(xiàn)，因為系統(tǒng)吞吐量增加引起的并行是通信總線性能驅(qū)使的。這種問題范圍的限制，有時可能在實時運用軟件時使實時譜估計得出 的結(jié)果不正確。 本文中譜估計的參數(shù)是針對硬件實現(xiàn)的。一個位串行處理器能夠處理除法和內(nèi)積的計算步驟，它是結(jié)合獨立處理器的這些功能開發(fā)的。該設(shè)計使用高階管道安裝，以便除法可以處在一個較高的計算速度運算，乘法則計算第一個 MSB數(shù)據(jù)流，以此除去瓶頸問題。高階管道安裝讓許多獨立的計算同時被運行或交錯。該交錯方案的使用通過實施修正的協(xié)方差參數(shù)化譜估計的設(shè)計來證明，以此產(chǎn)生一種基于超聲波探測器的多普勒血流信號頻譜分析系統(tǒng)的現(xiàn)場可編程門陣列（ FPGA）。 2. 修正協(xié)方差譜估計 模型階 p = 4 的修正協(xié)方差（ MC）的 譜估計，被證明是最有成本效益的，因為血流量應(yīng)用在平均流速和流量擾動權(quán)益 [5]，包括解決以下的線性系統(tǒng)的協(xié)方差矩陣方程： (1) 其中每個元素 jiC, 為 ： ? ??? ??? ????????? 1 1 0, )()1(2 1 N pn pN nji jninjninNC (2) 對于一個窗口長度為 N 個數(shù)據(jù)的樣本，由 濾波器的參數(shù)估計，得到了線性系統(tǒng)的解決方法(1),根據(jù) Cholesky，提出消除和背部替代的算法。白噪聲信號的方差估計， 2?? 計算為 : kpk k cac ,010,02 ?? ??? ??? (3) 功率譜密度（ PSD）， )(? nMCfP 取自： 2122221?)(?)(???? ???? pkfjkknnMCnezzafAfP??? (4) 因此， MC 譜估計可能劃分到 4 種不同的編程模塊： ? CMR對協(xié)方差矩陣元素和右邊向量的計算，考慮到矩陣的對稱性應(yīng)為 5N 乘以累加值。 ? Cholesky線性方程組的解決方法，需進行 6 次除法和 10 次非平方根內(nèi)積等步驟，解決三角系統(tǒng)需 4 次除法和 12 次內(nèi)積等步驟。 ? WNV白噪聲方差的計算， 4 乘以累加值。 ? PSD功率 譜密度的計算，需先進行 4N 次內(nèi)積的步驟，即一個零填塞的離散傅立葉變換，再進行 N 次乘法 ,得到 DFT 的絕對值 ,最后進行 N/2 次除法 ,得到 PSD。 樣本的數(shù)目在固定時間為 10 毫秒的持續(xù)時間窗口中，必須為 64， 128， 256 或 512，這取決于多普勒信號的條件。該算法在 Matlab 軟件中的實現(xiàn)證明了超過 310 次，這個因素會引起過于緩慢的實時操作，而且性能的要求高達 [4]。 MC 算法的實現(xiàn)是使用各種以德州儀器 TMS320C40 DSPS 和 T8 晶片機作 為路由器的拓撲結(jié)構(gòu)，其持續(xù)時間也未能達到實時的要求，在最壞的情況下處理時間甚至超過 150 毫秒 [4][6]。使用單一 DSP電腦系統(tǒng)已經(jīng)證明較小的 N 已經(jīng)足夠，但 N=512 的規(guī)格不可能實現(xiàn) [4]，因此促使了硬件方式的思考。 3. 位串行交錯處理器 MC 算法字并行收縮實現(xiàn)的研究表明該方法是為特定的實時血流量應(yīng)用提供更充足的吞吐量，但這種系統(tǒng)以算術(shù)單元，通信負擔和控制復雜性 [7]為代價而且代價非常高。例如，一個非平方根的 Cholesky 柯列斯基分解 [8]收縮陣列處理器需要 13 個處理單元（ PES），每 個 PE 有 2 到 6 個端 口的 m（單精度）或 2m（雙精度）線，并且在后面替代之前顛倒數(shù)據(jù)流的控制是必要。另一種方法是對該系統(tǒng)進行硬件設(shè)計，包含了對位串行處理技術(shù)的考慮。 乘法算法的性質(zhì)通常首先涉及最低有效位（ LSB），它們在位串行乘法器中反應(yīng)在其輸出命令上。相反地，例如不復原的除法 MSB在本質(zhì)上處在第一位 [9]。每個商位的計算執(zhí)行以 m 控制加減法 (CAS)的操作，決定是否加上或減去之前一位計算的結(jié)果（除了第一次操作由輸入操作數(shù)的符號來決定）?？紤]到進位行波傳送，因此導致了傳播延遲超過 m 個 CAS單元。在一個位串行乘數(shù)器中，連續(xù)位之間的輸 出延時可能是圍繞一個全加器（ FA）的延遲，導致一個大約 5 倍的最高時鐘頻率和除法器上的通信瓶頸。這個除法器的時鐘頻率可以增加到一個類似乘法器那樣的最大速率，在每一個 CAS 階段用管道輸送進位。但是，這意味著每個輸出位只有在每 m 個時鐘周期時才是有效的。還有個問題就是必須在乘法器和除法器之間顛倒數(shù)據(jù)流。一個可能性是使用寄存器和額外的控制邏輯來重新排序除法器的比特流 ,但運算時間仍然有限。 除法器的效率以及進位的輸送可以通過在連續(xù)位的輸出之間使用冗余插槽去執(zhí)行其他獨立的除法器來大大地改善。文獻 [3]中的位串行 /字并行除 法器允許 m+1 次除法同時執(zhí)行或交錯。這減少了除法平均的運算時間，這樣才能達到位串行乘法器的類似性能，但是當連接這些裝置時仍然有數(shù)據(jù)流接口匹配的問題。解決這個問題的一個方式是重新設(shè)計乘法器，使它在第一個 MSB數(shù)據(jù)流中工作，而不是儲存和重新排序除法器的輸出，這就增加潛在因素和潛在要求 [10]。第一個 MSB乘法，首先由 McCanny 等人證實 [11]，他們表明它可能是執(zhí)行正數(shù)部分乘積（ PPs）倒序相加的規(guī)范。這也需要第一個 MSB加法單位，以確保從該 PPS輸出的進位被添加到最終的乘積。 Larsson Edefors 和 Marnane[12]從第一個 MSB乘法的概念延伸到 2 的補碼系統(tǒng) ,并顯示位串行架構(gòu)的應(yīng)用。為了使除法器的比特流精確地配合乘法器的比特流，它只是沿著 FA 總數(shù)渠道插入額外延遲的問題，以便 PPs 的加法在不同乘法器中能同時被執(zhí)行如 Bellis 等人所示 [13]。 位串行交錯除法器和乘法器的研究表明，這兩種體系結(jié)構(gòu)呈現(xiàn)出很大程度的相似性。無論是在負載工作還是運作階段 。 載入網(wǎng)絡(luò)為除數(shù)和乘數(shù)，兩者組成了 m+1 延遲反饋 SISO 寄存器，并且 FA 總數(shù) /進位渠道是相似的。兩者設(shè)計都首先需要 MSB，附加半加法器（ HA）單 元； 除法器需要 m 個 PEs，因為 1 的補碼糾錯在負數(shù)的時候發(fā)生，而乘法器需要 m1 個HA Pes 來增加 PPs 的輸出進位。因此，結(jié)合這兩個設(shè)計 ， 制造一個讓 m+1 個計算同時被交錯的可編程位串行裝置是可能的，如圖 1 所示。 該處理器有兩種模式輸入選擇 DIVi 和 SUBi，它們控制四個操作模式 ii YZX /0 ?? 或iii YXZZ ???0 ，這里的 iZ 和 0Z 是兩個雙精度。 LDI 是在第一個 )1( ?mm 的時鐘周期上用來儲存負荷 /運行模式的選擇信號 iY 和 iZ ， Ldi 在下一個 )1( ?mm 上轉(zhuǎn)變進入運作模式，剩余的數(shù)據(jù)被輸入，大部份計算在 FA 排列中執(zhí)行。所有的控制信號通過管道輸送相近的數(shù)據(jù)，允許盡可能短的 )1(2 ?mm 時鐘周期和連續(xù)輸入 /輸出的數(shù)據(jù)區(qū)段管道周期（也就是當一個區(qū)段組的計算作為輸出的時候，另一個區(qū)段組可能被載入）。這 條管道還允許每個單獨的交錯彼此之間的獨立功能，并在同一個交錯中一次除法之后可能會立即跟隨著一次內(nèi)積的步驟，反之亦然。 4. 交錯處理器為基礎(chǔ)的修正協(xié)方差系統(tǒng) 對 MC 譜估計的 Cholesky 部分實現(xiàn)收縮列陣的成本效益分析表明， 12 位定點字長對這些計算來說已經(jīng)足夠了 [7]。使用 12 位字長的位串行處理器的結(jié)果是具有交錯 13 次計算的能力。 在交錯 0 至 4 中， CMR 乘法是被執(zhí)行超過 N 次的連續(xù)區(qū)段集，以便乘積 inn xx ?? 是由交錯 ? ?40 ??ii 和模塊集 ? ?10 ??? Nnn 產(chǎn)生的。一個位串行收縮陣列提供了正確的輸入數(shù)據(jù)序列，其來源于連續(xù)多普勒信號樣本和一個第一個單獨的 MSB雙精度累加器，其結(jié)構(gòu)類似于圖 1 中的 HA 部分，計算協(xié)方差矩陣元素，然后再存儲在 RAM 中，計算 CMR 算法的系統(tǒng)如圖 2。 整個 Cholesky，提出消除，背部替代和 WNV的計算，如圖 3 所示的系統(tǒng)中，它在交錯5 時被執(zhí)行。這里除法和內(nèi)積運算步驟是必要的。一旦協(xié)方差矩陣元素儲藏在雙端口 RAM存儲塊后的集合 N中， Cholesky 分解就可以開始在交錯 5 時對下一組 CMR的數(shù)據(jù)進行計算，同 時可以處理交錯 0 至 4。一個 ROM 塊控制其存儲數(shù)據(jù)檢索的雙端口 RAM 的地址映射到處理器的輸入和處理器結(jié)果的存儲。為了實現(xiàn)良好的動態(tài)分辨率以便能夠使用低字長詞，一個收縮陣列縮放模塊被包括到 RAM 和處理器之間，其比例因子還由一起模式控制的 ROM控制器產(chǎn)生。整個系統(tǒng)的時序由三個計數(shù)器控制， qi（范圍從 0 到 12）， qb（范圍 0 到 23）和 qw（范圍從 0 到 N），與交錯，位的位置和輸入字相一致。 零填充點的 DFT 計算是在交錯 6,7,8 和 9 實現(xiàn)的。這基本上是一個矩陣向量乘法，并使用內(nèi)積步驟模式的處理器進行計算。這部分的系統(tǒng)由 一個 ROM 組成，它提供旋轉(zhuǎn)因子矩陣nW 的存儲，另一個 ROM 為某一特定 qw 控制旋轉(zhuǎn)因子的地址， 4 個寄存器因處在 Cholesky分解階段，不斷再循環(huán)濾波器的參數(shù) na? 。交錯 6 中首次乘積 1?aWiN? 的實部和虛部是交替形成的。利用單一觸發(fā)器的延遲，這些計算的結(jié)果會被反饋到交錯處理器的輸入端 iZ ， 并且會被添加到乘積 2?aWiN? 中 ， DFT 就是建立在這種方法上。相比系統(tǒng)的其它部分， PSD 的計算具有相當高的動態(tài)范圍，因此在現(xiàn)階段 DFT 結(jié)果中的浮點表現(xiàn)為采用一個收縮的轉(zhuǎn)換電 路。 PIPO 寄存器用于存儲 DFT 中實部和虛部中的 6 位指數(shù)，其平方用來計算交錯 10。在交錯 11 中 DFT 的絕對值是可以計算的。每對實部和虛部的最大值源于交錯 10,它對應(yīng)輸入端iZ ，而其他值通過管道進入 iY ，跟 2 個平方的且出現(xiàn)在輸入端 iX 的指數(shù)中存在適當 的差異。然后 PSD 在交錯 12 中計算，這涉及了 N/2 次 WNV的除法， WNV的除法在交錯 5 中形成，其的絕對值在交錯 11 中形成。于是 PSD 的指數(shù)就很容易地來源于 DFT 結(jié)果中的指數(shù)。 5. 結(jié)論 本文講述了一種位串行交錯處理器，可把除法或內(nèi)積計算步驟的使用程序化。交錯的想法被引入是為了執(zhí)行位串行除法在和乘法相同的高時鐘頻率下不采取提前進位的方案，以消除通信瓶頸。它是在超大規(guī)模集成電路實現(xiàn)方面具有成本效率的高吞吐量處理器，由于 PE間的通信是局部的線性陣列，所以控制非常簡單。一個參數(shù)譜估計的應(yīng)用，即修正的協(xié)方差譜估計， 它充分利用交錯方案，本文已對此進行了描述。該系統(tǒng)已使用 VHDL 編程和模擬。綜合利用 XC4036EX2 FPGA 的資源。這種類型的 FPGA 具有雙端口 RAM 的能力，其中一個 16x1 位雙端口 RAM 可以在一個單一的可配置邏輯塊（ CLB）中執(zhí)行。一個雙端口 RAM單元是一個有效的方法來實現(xiàn)存儲區(qū)的 13 或 14 位 SISO 寄存器，如交錯過程中使用。要不然這種寄存器不得不在各個 CLB，也就是 7 個 CLBs 中使用一對觸發(fā)器。 CLBs 也可以被配置為 ROM 模塊，在 Cholesky 和 PSD 模塊中生成地址信號和 DFT 中旋轉(zhuǎn)因子的存儲是有 用的。該處理器的設(shè)計展示大多是局部通信，從而在 FPGA 的 CLB矩陣近鄰之間利用快速路由的資源，使其高速運轉(zhuǎn)。 FPGA 布局的時序分析表明處理器的最高時鐘頻率 35MHz 允許實時譜估計在指定的限制范圍內(nèi)執(zhí)行。 FPGA 的再編程方面也是很有用的 。它不是控制邏輯設(shè)計在不同值 N 之間進行切換，而是使用資源，并可能減緩時鐘速度，不同的比特流可載入每一個 N。這個想法還可以擴展成為更高階的模型估計，要不然在這樣一個系統(tǒng)中難以將參數(shù)增加 p 倍。 6. 參考文獻 [