【導讀】例如，單邊帶通信就是一種目前應用比較廣泛并具有占用較窄頻帶特。而FPGA具有體系結(jié)構(gòu)和邏輯單元靈活、集成度高、適用范圍寬等特。帶信號的波形與功率譜，與調(diào)制信號進行對比，觀察調(diào)制效果。的調(diào)制效果要優(yōu)于濾波法。最后，對以上低層設計產(chǎn)生的VHDL的RTL代碼和仿真。文件進行綜合、編譯適配以及仿真。結(jié)果表明本文設計方法能夠很好的進行單邊帶信

　　

【正文】 DL 語 言的效率之一，就是如果你的設計是被綜合到一個 FPGA 或 CPLD 的話，則可以使你設計的產(chǎn)品以最快的速度上市。當產(chǎn)品的產(chǎn)量達到相當?shù)臄?shù)量時，采用 VHDL 進行的設計很容易轉(zhuǎn)換成專用集成電路來實現(xiàn)。 所以本次設計采用利用 VHDL 語言的數(shù)字系統(tǒng)設計方法。首先進行 VHDL 語言轉(zhuǎn)換， 設置 SignalCompiler，雙擊 SignalCompiler 模塊，單擊 Analyze 按鈕后，SignalCompiler 就會對 F1 模型進行分析，檢查模型有無錯誤，并在 MATLAB 主窗口中彈出對話框，并給出相關(guān)信息。 SignalCompiler 的設置都集中在項目設置選項部分。在 Device 下拉列表框中選擇需要的器件系列，選擇 CycloneⅡ系列，在 Synthesis下拉列表框中選擇 QuartusⅡ， Optimization 下拉列表框選擇 Balanced[12,13]。當設置好 Device 和 Synthesis 后，右側(cè)的硬件編譯部分就會列出一個操作流程，如圖 47所示。單擊 Execute steps 1， 2 and 3 圖標，完成文件（ .mdl）到 VHDL 文件的轉(zhuǎn)換、綜合還有編譯適配過程。 24 圖 47 文件 （ .mdl） 到 VHDL 文件的轉(zhuǎn)換界面 在 QuartusⅡ 環(huán)境中打開 DSPBuilder 建立的 QuartusⅡ 項目文件 。在QuartusⅡ 中進行再一次仿真，由此可以看到符合要求時序波形，然后進行編譯。用信號發(fā)生器產(chǎn)生所要求的兩個不同頻率的正弦信號，然后就可以在示波器上看到濾波以后的結(jié)果，當需要設計不同的濾波器電路時，到時候僅需要修改 FIR 濾波模型文件就可以了，這樣就不用進行 VHDL 語言的編程，而且也便于進行調(diào)整，給設計帶來很大方便。 使用 Modelsim 實現(xiàn)時序仿真 在 Simulink 中進行的仿真僅僅是系統(tǒng)驗證性 質(zhì)的，對 MDL 文件進行了 仿真， 但是 沒有對生成的 VHDL 代碼進行過仿真。事實上，生成 VHDL 描述是 RTL 級的，是針對了具體的硬件結(jié)構(gòu)，但是在 Matlab 的 Simulink 中的 模型仿真是算法級（系統(tǒng)級）的，是針對算法實現(xiàn)的，這二者之間可能 存在軟件理解上的差異， 所以導致了 轉(zhuǎn)換后的 VHDL代碼實現(xiàn)可能與 MDL模型描述的情況不完全相符， 為了保證結(jié)果的準確性，所以這里還需要針對生成的 RTL 級 VHDL 代碼進行功能仿真。 在此，本文利用 Quartus II 聯(lián)立 Modelsim對生成的 VHDL 代碼進行功能仿真。在 Quartus II 項目文件編譯成功后進行仿真工具設置，如圖 48： 25 圖 48 仿真工具設置 圖 49 啟動仿真 26 圖 410 自啟動 Modelsim 設置輸入輸出信號均為模擬形式，自啟動 Modelsim 后，進行編譯成功后，出現(xiàn)如圖 411 所示的仿真波形： 圖 411 Modelsim 環(huán)境下的仿真波形 進入 Modelsim軟件環(huán)境，設置路徑，然后點擊 Tools→Exacute Macro ，選擇 27 文件，運行成功即可以進行 Stimulation。這里的仿真設置完完全全按照 Simulink 的仿真配置 。 使用 QuartusⅡ?qū)崿F(xiàn)時序仿真 仿真前需要先產(chǎn)生一個頻率為 5KHz 的正弦波和頻率為 100KHz 的余弦波，而濾波器的采樣頻率是 2M。在硬件驗證的 DE2 開發(fā)板上只有頻率為 50MHz 和 27MHz的時鐘，正弦波信號發(fā)生器采用 LPM_ROM 設計，輸出的信號頻率 f 與地址發(fā)生器的時鐘 CLK的輸入頻率 f0的關(guān)系式： f=f0/64。所以 f0的大小為 ，這里選擇 和 10MHz[14]。 功能仿真結(jié)果如圖 412： 圖 412 功能仿真結(jié) 果 本章小結(jié) 本文設計方法能夠進行單邊帶信號調(diào)制， 在利用 FPGA 進行數(shù)字濾波器的開發(fā)時，采用 DSPBuilder 作為設計工具能加快進度。當然，在 實際應用中，受精度、速度和器件選擇方面的影響， 還 可以對其轉(zhuǎn)化的 VHDL 進行進一步的優(yōu)化。 28 5 結(jié)論 設計過程中遇到的問題以及解決方法 本設計的主要內(nèi)容是實現(xiàn)單邊帶調(diào)制。由于該設計涉及算法及模擬信號處理，所以無法單純的利用 QuartusⅡ 來完成整個設計，在這里采用 Matlab直接編程仿真， DSP Builder建模，仿真再將其轉(zhuǎn)化為 VHDL， 這樣就可以利用 QuartusⅡ 綜合、仿真、適配、編程。 首先要在 MATLAB/DSP Builder 建立模型，模型中需要兩個濾波器，一個是低通，一個是帶通。剛開始考慮到實驗的簡便性，就直接設計 FIR 濾波器的，但在這過程中遇到了很多問題，里面的設計指標無法確定，最后無法設計出實驗所需的標準濾波器，在這一過程中走了很多冤枉路。后來在參考了相關(guān)資料后，決定使用 DSP Builder 設計 FIR 濾波器，其次將模型轉(zhuǎn)化成 VHDL 語言后。 通過這次設計，不僅明白了單邊帶調(diào)制解調(diào)的工作原理，對于信號傳遞過程有了更深入 的了解。而且在設計過程中對 MATLAB/DSP Builder 設計工具有了更深入的接觸和了解，涉及算法級的設計，這過程中的每個參數(shù)設定都是很重要的。而在 QuartusⅡ中的功能和時序仿真中，關(guān)于多時鐘方面的設計，應盡可能的實現(xiàn)同步。 體會 為期五個月的畢業(yè)設計即將結(jié)束，在這期間我經(jīng)歷了查資料、分析課題、 學習軟件、設計程序、調(diào)試 程序、總結(jié)經(jīng)驗以 及書寫畢業(yè)論文的過程。 本課題采用一種基于 FPGA的 SSB調(diào)制系統(tǒng)的設計方案 ,首先分析了 SSB信號調(diào)制的原理及設計方法，然后通過 Matlab/Simulink 進行編程仿真，以及 轉(zhuǎn)換為 VHDL語言，利用 Quartus II 的設計平臺，采用模塊化、層次化的設計思想 ，聯(lián)立 Modelsim分別對各模塊 描述的 VHDL 進行了仿真和綜合。仿真結(jié)果表明，本課題所設計 SSB系統(tǒng)起到了比較 好的調(diào)制效果。由于畢業(yè)設計即將結(jié)束，沒有時間繼續(xù)完善本課題所實現(xiàn)調(diào)制時候的數(shù)字濾波器的性能，在這一方面，濾波器的性能有待提高。 29 致謝 本文是在導師燕老師的精心指導和嚴格要求下完成的。從選題到論文的完成，都凝聚著燕老師的辛勞和汗水。她在我這五個月的畢業(yè)設計期間給了我很多無微不至的關(guān)懷，正是因為她的 指導，使我的思路豁然開朗，使得我少走了不少彎路，極大地提高了工作效率。我想，通過做畢業(yè)設計，我不僅完成了設計內(nèi)容，更重要的是學到了很多課堂上得不到的東西。在此對燕老師表示深深的敬意和衷心的感謝！ 此外，我在此亦向所有 在畢業(yè)設計期間給予過我支持和鼓勵的老師、同學、朋友表示我最誠摯的謝意 ! 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