【導(dǎo)讀】貨機(jī)也已悄然步入了我國的大中城市。豐富了中國的商業(yè)產(chǎn)業(yè)結(jié)構(gòu)，開創(chuàng)了。一個全新的自動銷售和自助服務(wù)時(shí)代。應(yīng)用EDA技術(shù)實(shí)現(xiàn)的自動售貨機(jī)控制系統(tǒng)，以其可減少商品。動售貨機(jī)可開發(fā)性增強(qiáng)，成本降低。該課題包含兩部分：硬件系統(tǒng)設(shè)計(jì)和FPGA內(nèi)部電路的編程設(shè)計(jì)。選擇ALTERA公司的FPGA芯片為目標(biāo)器件。與實(shí)現(xiàn)，對所設(shè)計(jì)的FPGA內(nèi)部功能進(jìn)行仿真驗(yàn)證。指導(dǎo)下進(jìn)行的研究工作及取得的成果。和致謝的地方外，不包含其他人或組織已經(jīng)發(fā)表或公布過的研究成果，了明確的說明并表示了謝意。的規(guī)定，即：按照學(xué)校要求提交畢業(yè)設(shè)計(jì)（論文）的印刷本和電子版本；閱覽服務(wù)；學(xué)?？梢圆捎糜坝　⒖s印、數(shù)字化或其它復(fù)制手段保存論文；對本文的研究做出重。要貢獻(xiàn)的個人和集體，均已在文中以明確方式標(biāo)明。本人完全意識到本。聲明的法律后果由本人承擔(dān)。本人授權(quán)大學(xué)可以將本學(xué)位論文的全部。制手段保存和匯編本學(xué)位論文。涉密論文按學(xué)校規(guī)定處理。家技術(shù)標(biāo)準(zhǔn)規(guī)范。2關(guān)鍵技術(shù)………

　　

【正文】 7 = outp:=1011111。 WHEN 8 = outp:=1111111。 WHEN 9 = outp:=1111011。 WHEN OTHERS = null。 END CASE。 a = outp(0)。 b = outp(1)。 c = outp(2)。 d = outp(3)。 e = outp(4)。 f = outp(5)。 g = outp(6)。 end process。 END a。 當(dāng)輸入信號 di為 2 時(shí)， g輸出為 1， f 輸出為 0， e 輸出為 1， d輸出為 1， c輸出為 0， b 輸出為 1， a 輸出為 1，仿真結(jié)果如圖 所示 圖 di 輸入為 2 時(shí)的仿真結(jié)果 32 主控模塊 主控模塊為自動售貨機(jī)控制系統(tǒng)的核心部分，在主控模塊中將輸入的錢幣數(shù)目（ b）與商品的價(jià)格 (d)進(jìn)行對比，然后進(jìn)行找零并發(fā)出出貨信號。輸入信號 t為計(jì)時(shí)信號，當(dāng)時(shí)間超過 30s 時(shí)，商品不再接受貨幣。 Clk 為控制系統(tǒng)的時(shí)鐘信號。輸出信號 di， c 分別為找零顯示模塊的輸入信號與找零信號。 en 為控制出貨模塊的信號，當(dāng) en值為 1時(shí)，確認(rèn)出貨模塊可以輸出商品。 Start 為復(fù)位信號，當(dāng) start 值為 1 時(shí)，自動售貨機(jī)回到初始狀態(tài)。 Clr 為計(jì)數(shù)模塊的控制信號，當(dāng)收貨完成后， clr 輸出為 1，計(jì)數(shù)模塊回到初始狀態(tài)歸零。 En1與 en2 分別為投幣模塊與商品選擇模塊的控制信號，當(dāng) en1 為 0時(shí)，投幣模塊不工作，當(dāng) en2 為 0時(shí)商品選擇模塊不工作。主控模塊如圖 。 圖 主控模塊 主控模塊主要程序如下： library ieee。 use 。 package state_pack is type state is(qa,qb)。 end state_pack。 library ieee。 use 。 use 。 entity zhukong is port(start,clk,t:in std_logic。 d,b:in integer range 0 to 13。 en1,en2, reset, clr,en3:out std_logic。 33 c:out integer range 0 to 13。 di:out integer range 0 to 9)。 end zhukong。 architecture a of zhukong is signal current_state:state:=qa。 begin process variable var:integer range 0 to 13。 begin wait until clk=39。139。 and clk39。event。 if start=39。139。 then current_state=qa。 c=b。 en1=39。039。 reset=39。139。en2=39。039。clr=39。139。en3=39。039。di=0。 else case current_state is when qa= if d=0 then current_state=qa。 en1=39。039。en2=39。139。clr=39。039。c=0。reset=39。039。di=0。 else current_state=qb。 var:=d。 en2=39。039。 此段程序?yàn)槭圬洐C(jī)在初始狀態(tài)時(shí)的信號輸出，當(dāng) d輸入信號時(shí)進(jìn)入對比程序。 current_state=qa。 en1=39。039。en2=39。139。clr=39。039。c=0。reset=39。039。di=0。 else current_state=qb。 var:=d。 en2=39。039。 end if。 when qb= if t=39。039。and var=b then current_state=qa。en1=39。039。c=bvar。clr=39。139。reset=39。139。en3=39。139。di=bvar。 elsif t=39。039。 and bvar then en1=39。139。 c=0 。 clr=39。039。 reset=39。039。en3=39。039。di=0。 elsif t=39。139。and bvar then current_state=qa。en1=39。039。c=b。clr=39。139。reset=39。139。en3=39。039。di=0。 34 elsif t=39。139。 and b=var then current_state=qa。en1=39。039。 c=bvar。clr=39。139。reset=39。139。en3=39。139。di=bvar。 end if。 end case。 end if。 end process。 end a。 此段程序作用是進(jìn)行商品價(jià)格與投幣總錢數(shù)的比較，從而決定找零與出貨，T 信號用來控制投幣時(shí)間。 主控模塊的仿真結(jié)果如下： 1 當(dāng) start 輸入為 0， t 輸入為 0， b 輸入為 5， d輸入為 4 時(shí)， c輸出為 1，clr 輸出為 1， en 輸出為 1， en1 輸出為 1， reset 輸出為 1，仿真結(jié)果如圖 所示 圖 c 輸出為 1， clr 輸出為 1， en 輸出為 1， en1 輸出 為 1， reset 輸出為 1 時(shí)的仿真結(jié)果 2 當(dāng) start 輸 入為 1， t 輸入為 0， b 輸入為 5， d輸入為 4 時(shí)， reset 輸出為1， clr 輸出為 0， en1 輸出為 0， en輸出為 0， en2 輸出為 0.，仿真結(jié)果為圖 所示 35 圖 reset 輸出為 1， clr 輸出為 0， en1 輸出為 0， en 輸出為0， en2 輸出為 0 時(shí)的仿真結(jié)果 3 當(dāng) start 輸入為 0， t 輸入為 1， b輸入為 2， d輸入為 4 時(shí)（ bd）， c輸出為 2， en1 輸出為 0， en2 輸出為 0， clr 輸出為 1， en 輸出為 0，仿真結(jié)果如圖 所示 圖 c 輸出為 2,en1 輸出為 0,en2 輸出為 0,clr 輸出為 1,en 輸出為 0 時(shí)的仿真結(jié)果 4 當(dāng) start 輸入為 0， t 輸入為 1時(shí)， b 輸入為 5，當(dāng)輸入為 4 時(shí)（ b=d）， c輸出為 1， en 輸出為 0， en1 輸出為 0， clr 輸出為 1， en2 輸出為 0，仿真結(jié)果如圖 所示： 36 圖 c 輸出為 1， en 輸出為 0， en1 輸出為 0， clr 輸出為 1，en2 輸出為 0 時(shí)的仿真結(jié)果 頂層模塊 頂層模塊為自動售貨機(jī)軟件的總體部分，頂層模塊如圖 所示。 圖 頂層模塊 37 頂層模塊仿真結(jié)果如下： 1 當(dāng)輸入信號 bd 時(shí)， qian_2 輸入為 1， qian_1 輸入為 0時(shí)，無輸出結(jié)果仿真結(jié)果如圖 所示： 圖 qian_2 輸入為 1， qian_1 輸入為 0 時(shí)，無輸出結(jié)果 2 當(dāng) b=d 時(shí)， qian_5 輸出為 1， chu_hb 輸出為 1， c輸出為 1 時(shí)仿真結(jié)果如圖 所示： 圖 qian_5 輸出為 1， chu_hb 輸出為 1， c 輸出為 1 時(shí)的仿真結(jié)果 38 結(jié) 論 本文介紹了一種基于 FPGA 的自動售貨機(jī)的整體設(shè)計(jì)與工作原理，詳細(xì)闡述了投幣模塊，商品選擇模塊，主控模塊等模塊的軟件設(shè)計(jì)與實(shí)現(xiàn)主要功能的模塊的仿真，經(jīng)過仿真與實(shí)踐，整個系統(tǒng)的工作穩(wěn)定可靠，具有較強(qiáng)的適應(yīng)性，當(dāng)需要增加商品時(shí)，此控制系統(tǒng)只需增加相對的輸入信號，硬件原有的電路不應(yīng)改變，因此在自動售貨機(jī)行業(yè)可以得到廣泛的應(yīng)用。不過缺點(diǎn)是只能完成相對比較簡單的自動售貨機(jī)功能，實(shí)現(xiàn)金額計(jì)算，發(fā)放商品，找零，退幣等功能。由于其中是商品存貨無限，找零無限，因此不會出現(xiàn)找零錢幣與商品存貨的不足的情況。解決辦法是通過增加模塊，與輸入信號來解決，本 文不詳細(xì)闡述。 仿真過程中遇到的問題主要有： 1 在仿真過程中由于原有時(shí)鐘信號分頻模塊仿真時(shí)間過長，因此用頻率相對較小的晶振進(jìn)行代替仿真。 2 仿真過程中找零所得錢幣數(shù)目不能達(dá)到預(yù)期效果，通過調(diào)整主控模塊程序已得到解決。 39 參 考 文 獻(xiàn) 1 袁亞恒，周偉 .基于 VHDL 的自動售貨機(jī)設(shè)計(jì) [J],武漢理工大學(xué)學(xué)報(bào)，信息管理工程版 .20xx（ 12）： 135138 2 范文萍，吳定雪 .基于 FPGA 的自動售貨機(jī)主控制系統(tǒng)的設(shè)計(jì)與實(shí)現(xiàn) [J],信息化縱橫 .20xx（ 14）： 2830 3 宋瀟，李佩佩，韓瑩 瑩 .自動售貨機(jī)控制設(shè)計(jì) [J],科技信息 ,機(jī)械與電子 .20xx（ 33）： 119120 4 譚衛(wèi)澤 ,徐暢 .面向 FPGA 器件的 VHDL 語言優(yōu)化設(shè)計(jì)方法 [J],南寧職業(yè)技術(shù)學(xué)院學(xué)報(bào) .20xx(4)： 90110 5 陳志剛 . VHDL 語言在電路設(shè)計(jì)中的優(yōu)化 [J], 電子測試 .20xx(9)： 135140 6 周潤雅等 .基于 QuartusII 的 FPGA/CPLD 數(shù)字系統(tǒng)設(shè)計(jì)實(shí)例 [M],北京：電子工業(yè)出版社， 20xx 7 張凱，林偉 .VHDL 實(shí)例剖析 [M],北京：國防工業(yè)出版社， 20xx 8 姜雪松，吳鈺淳，王鷹 .VHDL 設(shè)計(jì)實(shí)例與仿真 ,北京：機(jī)械工業(yè)出版社，20xx:302348. 9 潘松，王國棟 .VHDL 實(shí)用教程 .成都：電子科技大學(xué)出版社， 20xx 10 徐光軍，徐光輝 .CPLD/FPGA 的開發(fā)與應(yīng)用 .北京：電子工業(yè)出版社， 20xx 11 PETER R. WILSON. UNDERSTANDING THE FPGA DESIGN FLOW, Electronics world,20xx(1865):3235 12 . Wu。 . Hu。 . Lai。 . Wang The Reconfigurable Embedded Nc System Based On Fpga . Key Engineering Materials ,20xx(1):703708. 13 Adec .VHDL Language Reference Guide. NV USA,1999 14 Mark D. Birnbaum .Essential electronic design automation (EDA). China Machine Press, 20xx. , 234 p. : 24 15 Rusdiansyah A, Tsao D B. An integratedmodel of the periodic delivery p roblems for vending machine supp ly chains [ J ]. Journal of Food Engineering, 20xx, 70 (3) : 421 434 40 致 謝 本課題在選題及研究過程中得到 劉艷萍 老師的親切關(guān)懷和悉心指導(dǎo)下完成的。她嚴(yán)肅的科學(xué)態(tài)度，嚴(yán)謹(jǐn) 的治學(xué)精神，精益求精的工作作風(fēng)，深深地感染和激勵著我。從課題的選擇到項(xiàng)目的最終完成， 劉 老師都始終給予我細(xì)心的指導(dǎo)和不懈的支持。在此謹(jǐn)向 劉 老師致以誠摯的謝意和崇高的敬意。 同時(shí)我要感謝肖祖印等同學(xué)對我做畢業(yè)設(shè)計(jì)期間的幫助，由于他們的熱情幫助促使我能在規(guī)定時(shí)間內(nèi)完成我所做的課題，對于同學(xué)們的幫助我深懷感激之情。 41 附錄圖：硬件系統(tǒng)原理圖