【導(dǎo)讀】合成方法，DDS由于具有極高的頻率分辨率，極快的頻率切換速度，頻率切換時相位連續(xù)，板的設(shè)計和電源設(shè)計。通過設(shè)計使學(xué)生掌握查閱相關(guān)資料、綜合所得資料來拓寬知識面；掌。用計算機進行電子系統(tǒng)設(shè)計的方法和步驟。電路可以實現(xiàn)的波形有：正弦波，方波，三角波，正向鋸齒波，反向鋸齒波、脈沖。波及各種調(diào)制波形。頻率切換時相位連續(xù)，輸出相位噪聲低和可以產(chǎn)生任意波形等諸多優(yōu)點。語言的靈活設(shè)計和修改方式是對傳統(tǒng)頻率合成實現(xiàn)方法的一次重要改進。不更改硬件電路的基礎(chǔ)上還可以進一步提高系統(tǒng)的性能。文章給出了仿真結(jié)果，經(jīng)過驗證。本設(shè)計能夠達到其預(yù)期性能指標(biāo)。

　　

【正文】 4LS138 管腳圖 : 74LS138 為 3－ 8 譯碼器，共有 54/74138 和 54/74LS138 兩種線路結(jié)構(gòu)型式，其工作原理如下： 當(dāng)一個選通端（ G1）為高電平，另兩個選通端（ /(G2A)和 /(G2B)）為低電平時，可 將 30 地址端（ A、 B、 C）的二進制編碼在一個對應(yīng)的輸出端以低 平電譯出。 三八譯碼器的邏輯功能圖 當(dāng)位選信號輸入時就可以對 八位二極管進行選擇，在 38 譯碼器后面加一個非門就可以與共陰極， 高電平驅(qū)動的數(shù)碼管配合使用了。 與數(shù)碼管的連接如圖 57 所示。 31 結(jié)束語 經(jīng)過了兩個多月的學(xué)習(xí)和工作，我終于完成了《基于可邏輯編程器件的 DDS 設(shè)計》的論文。從開始接到論文題目到系統(tǒng)的實現(xiàn)，再到論文文章的完成，每走一步對我來說都是新的嘗試與挑戰(zhàn)，這也是我在大學(xué)期間獨立完成的最大的項目。在這段時間里，我學(xué)到了很多知識也有很多感受，從對 DDS 一無所知，對 FPGA， MAXPLUSⅡ 等相關(guān)技術(shù)很不了解的狀態(tài)，我開始了獨立的學(xué)習(xí)和試驗 ，查看相關(guān)的資料和書籍，讓自己頭腦中模糊的概念逐漸清晰，使自己非常稚嫩作品一步步完善起來，每一次改進都是我學(xué)習(xí)的收獲，每一次試驗的成功都會讓我興奮好一段時間。 雖然我的論文作品不是很成熟，還有很多不足之處，但我可以自豪的說，這里面的每一段資料，都有我的勞動。當(dāng)看著自己的程序，自己成天相伴的系統(tǒng)能夠健康的運行，真是莫大的幸福和欣慰。我相信其中的酸甜苦辣最終都會化為甜美的甘泉。 這次做論文的經(jīng)歷也會使我終身受益，我感受到做論文是要真真正正用心去做的一件事情，是真正的自己學(xué)習(xí)的過程和研究的過程，沒有學(xué)習(xí)就不可能有 研究的能力，沒有自己的研究，就不會有所突破，那也就不叫論文了。希望這次的經(jīng)歷能讓我在以后學(xué)習(xí)中激勵我繼續(xù)進步。 32 參考文 獻 [1] 張厥盛，曹麗娜 . 鎖相與頻率合成技術(shù) [M]. 成都：電子科技大學(xué)出版社， 20xx. [2] 王金明 . 數(shù)字系統(tǒng)設(shè)計與 VerilogHDL[M]. 北京：電子工業(yè)出版社， 20xx. [3] 楊小牛 ,摟才義 ,徐建良 . 軟件無線電原理與應(yīng)用 [M].京 :電子工業(yè)出版社 ,20xx. [4] 潘松 ,黃繼業(yè) ,王國棟 . 現(xiàn)代 DSP 技術(shù) [M]. 西安 :西安電科技大學(xué)出版社 ,20xx. [5] [美 ]Uwe Meyer Baese 著 .劉凌 ,胡永生 ,譯 . 數(shù)字信號處理的 FPGA 實現(xiàn) [M].北京 :清華大學(xué)出版社 ,20xx. [6] 余孟嘗 . 數(shù)字電子技術(shù)基礎(chǔ)簡明教程 [M].北京：高等教育出版社， 20xx. [7] 黃正謹，徐堅等 . CPLD 系統(tǒng)設(shè)計技術(shù)入門與應(yīng)用 [M].西安 :電子工業(yè)出版社， 20xx. [8] 潘松，王國棟 . 實用教程 [M].西安：電子科技大學(xué)出版社 ,20xx. [9] Inagaki T,Okamoto Y, “Finding the unknown emis2 sivity value of an object”, NDT amp。 E International[D],1996. [10] Xilinx,The Programmable Logic Data Book[M].20xx 33 附錄 A VHDL 程序匯總 1 四位二進制顯示數(shù)據(jù)轉(zhuǎn)換為八位段顯信號 ： library ieee。 use 。 use 。 use 。 entity chang is port( a: in std_logic_vector(0 to 3)。xianshishuzi dp:out std_logic_vector(7 downto 0))。 end。 architecture dacc of chang is signal tem: std_logic_vector(7 downto 0)。 begin process(a) begin case a is when 0000 =tem=11000000。 when 0001 =tem=11111001。 when 0010 =tem=10100100。 when 0011 =tem=10110000。 when 0100 =tem=10011001。 when 0101 =tem=10010010。 when 0110 =tem=10000011。 when 0111 =tem=11111000。 when 1000 =tem=10000000。 when 1001 =tem=10011000。 when others=null。 end case。 end process。 dp=tem。 end architecture。 2 分頻器原理 ： LIBRARY IEEE。 USE 。 USE 。 ENTITY fenpinqi is PORT ( iclk : IN STD_LOGIC。 key:IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 oclk : OUT STD_LOGIC)。 END fenpinqi。 ARCHITECTURE one OF fenpinqi IS signal clk_i :std_logic。 SIGNAL count :STD_LOGIC_VECTOR(3 DOWNTO 0) 。 BEGIN PROCESS (iclk) BEGIN IF iclk39。EVENT AND iclk=39。139。 THEN IF count =key THEN count =0000。 clk_i= not clk_i。 ELSE count = count +1。 END IF。 END IF。 END PROCESS。 oclk= clk_i。 END one。 3 顯示數(shù)據(jù)選擇 ： library ieee。 use 。 use 。 entity regist is port( 34 num1,num2,num3,num4,num5,num6,num7,num8:in std_logic_vector(3 downto 0)。 start: out std_logic。 stop: in std_logic。 numb:out std_logic_vector(3 downto 0)。 sec:in std_logic_vector(2 downto 0))。 end。 architecture dacc of regist is signal temp: std_logic_vector(3 downto 0)。 signal tem: std_logic。 begin process(sec,stop) begin if stop = 39。139。then tem=39。139。 case sec is when 000 =temp=num1。 when 001 =temp=num2。 when 010 =temp=num3。 when 011 =temp=num4。 when 100 =temp=num5。 when 101 =temp=num6。 when 110 =temp=num7。 when 111 =temp=num8。 when others=null。 end case。 else temp=0000。 tem=39。039。 end if。 end process。 numb=temp。 start=tem。 end dacc。 4 秒信號的產(chǎn)生 ： use library ieee。 。 use 。 use 。 entity second is port( clk : in std_logic。 start : in std_logic。 reset :in std_logic。 stop : out std_logic)。 end second。 architecture dacc of second is signal q: integer range 0 to 100。 signal tem: std_logic。 begin process(clk,reset,start) begin if (reset=39。139。)or(reset=39。039。and start=39。139。) then q=0。 elsif clk39。event and clk=39。139。then if q=100 then tem=39。139。 else q=q+1。 tem=39。039。 end if。 end if。 end process。 stop=tem。 end architecture。 頻率 的采集 程序 ： library ieee。 use 。 use 。 entity selec is port( num1,num2,num3,num4,num5,num6,num7,num8:out std_logic_vector(3 downto 0)。 35 stop:in std_logic。 start: in std_logic。 reset: in std_logic。 clk:in std_logic)。 end selec。 architecture dacc of selec is signal q1,q2,q3,q4,q5,q6,q7,q8: std_logic_vector(3 downto 0)。 signal tem1,tem2,tem3,tem4,tem5,tem6,tem7,tem8: std_logic_vector(3 downto 0)。 begin process(clk,start,reset) begin if start=39。139。or reset = 39。139。 then q1=0000。q2=0000。q3=0000。q4=0000。q5=0000。q6=0000。q7=0000。 elsif clk39。event and clk=39。139。 then if q1=1001 then q1=0000。 if q2=1001 then q2=0000。 if q3=1001 then q3=0000。 if q4=1001 then q4=0000。 if q5=1001 then q5=0000。 if q6=1001 then q6=0000。 if q7=1001 then q7=0000。 if q8=1001 then q8=0000。 else q8=q8+1。 end if。 else q7=q7+1。 end if。 else q6=q6+1。 end if。 else q5=q5+1。 end if。 else q4=q4+1。 end if。 else q3=q3+1。 end if。 else q2=q2+1。