【正文】 的生產(chǎn)生活帶來了極大的方便，而且大大地擴展了鐘表原先的報時功能。諸如定時自動報警、按時自動打鈴、時間程序自動控制、定時廣播、自動起閉路燈、 定時開關烘箱、通斷動力設備、甚至各種定時電氣的自動啟用等，所有這些，都是以鐘表數(shù)字化為基礎的?？梢哉f，設計多功能數(shù)字時鐘的意義已不只在于數(shù)字時鐘本身，更大的意義在于多功能數(shù)字時鐘在許多實時控制系統(tǒng)中的應用。在很多實際應用中，只要對數(shù)字時鐘的程序和硬件電路加以一定的修改，便可以得到實時控制的實用系統(tǒng)，從而應用到實際工作與生產(chǎn)中去。因此，研究數(shù)字時鐘及擴大其應用，有著非?，F(xiàn)實的意義。 隨著人類科技文明的發(fā)展，人們對于時鐘的要求在不斷地提高。時鐘已不僅僅被看成一種用來顯示時間的工具，在很多實際應用中它還需要能夠實 現(xiàn)更多其它的功能。高精度、多功能、小體積、低功耗，是現(xiàn)代時鐘發(fā)展的趨勢。在這種趨勢下，時鐘的數(shù)字化、多功能化已經(jīng)成為現(xiàn)代時鐘生產(chǎn)研究的主導設計方向。本文正是基于這種設計方向，以單片機為控制核心，設計制作一個符合指標要求的多功能數(shù)字時鐘。 本設計基于單片機技術原理，以單片機芯片 AT89C52 作為核心控制畢業(yè)設計（論文） 7 器，通過硬件電路的制作以及軟件程序的編制，設計制作出一個多功能數(shù)字時鐘系統(tǒng)。該時鐘系統(tǒng)主要由時鐘模塊、鬧鐘模塊、環(huán)境溫度檢測模塊、液晶顯示模塊、鍵盤控制模塊以及信號提示模塊組成。系統(tǒng)具有簡單清晰的操作界面，能在 4V～ 7V直流電源下正常工作。能夠準確顯示時間（顯示格式為時時：分分：秒秒， 24 小時制），可隨時進行時間調(diào)整，具有鬧鐘時間設置、鬧鐘開 /關、止鬧功能，能夠對時鐘所在的環(huán)境溫度進行測量并顯示。設計以硬件軟件化為指導思想，充分發(fā)揮單片機功能，大部分功能通過軟件編程來實現(xiàn)，電路簡單明了，系統(tǒng)穩(wěn)定性高。同時，該時鐘系統(tǒng)還具有功耗小、成本低的特點，具有很強的實用性。由于系統(tǒng)所用元器件較少，單片機所被占用的 I/O 口不多，因此系統(tǒng)具有一定的可擴展性。 時鐘設計無淪是用離散邏輯、可編程邏輯，還是用全定制硅器件實現(xiàn)的任何數(shù)字設計，為了成功地操作，可靠的時鐘是非常關鍵的。設計不良的時鐘在極限的溫度、電壓或制造工藝的偏差情況下將導致錯誤的行為，并且調(diào)試困難、花銷很大。在設計 FPGA/CPLD 時通常采用幾種時鐘類型。時鐘可分為如下四種類型：全局時鐘、門控時鐘、多級邏輯時鐘和波動式時鐘。多時鐘系統(tǒng)能夠包括上述四種時鐘類型的任意組合。 無論采用何種方式，電路中真實的時鐘樹也無法達到假定的理想時鐘，因此我們必須依據(jù)理想時鐘，建立一個實際工作時鐘模型來分析電路，這樣才可以 使得電路的實際工作效果和預期的一樣。在實際的時鐘模型中，我們要考慮時鐘樹傳播中的偏斜、跳變和絕對垂直的偏差以及其它一些不確定因素。 對于寄存器而言，當時鐘工作沿到來時它的數(shù)據(jù)端應該已經(jīng)穩(wěn)定，這樣才能保證時鐘工作沿采樣到數(shù)據(jù)的正確性，這段數(shù)據(jù)的預備時間我們稱之為建立時間（ setup time）。數(shù)據(jù)同樣應該在時鐘工作沿過去后保持一段時間，這段時間稱為保持時間（ hold time）。 全局時鐘對于一個設計項目來說，全局時鐘 (或同步時鐘 )是最簡單和最可預測的時鐘。在 PLD/FPGA 設計中最好的時鐘方案是：由專用的 全局時鐘輸入引腳驅動的單個主時鐘去鐘控設計項目中的每一個觸發(fā)器。只要可能就應盡量在設計項目中采用全局時鐘。 PLD/FPGA 都具有專門的全局時鐘引腳，它直接連到器件中的每一個寄存器。這種全局時鐘提供器件中畢業(yè)設計（論文） 8 最短的時鐘到輸出的延時。 門控時鐘在許多應用中，整個設計項目都采用外部的全局時鐘是不可能或不實際的。 PLD 具有乘積項邏輯陣列時鐘（即時鐘是由邏輯產(chǎn)生的），允許任意函數(shù)單獨地鐘控各個觸發(fā)器。然而，當你用陣列時鐘時，應仔細地分析時鐘函數(shù)，以避免毛刺。 通常用陣列時鐘構成門控時鐘。門控時鐘常常同微處理器接口有關，用 地址線去控制寫脈沖。然而，每當用組合函數(shù)鐘控觸發(fā)器時，通常都存在著門控時鐘。如果符合下述條件，門控時鐘可以象全局時鐘一樣可靠地工作： 驅動時鐘的邏輯必須只包含一個“與”門或一個“或”門。如果采用任何附加邏在某些工作狀態(tài)下，會出現(xiàn)競爭產(chǎn)生的毛刺。 邏輯門的一個輸入作為實際的時鐘，而該邏輯門的所有其它輸入必須當成地址或控制線，它們遵守相對于時鐘的建立和保持時間的約束。 多級邏輯時鐘當產(chǎn)生門控時鐘的組合邏輯超過一級 (即超過單個的“與”門或“或”門 )時，證設計項目的可靠性變得很困難。即使樣機或仿真結果沒有顯示出靜態(tài) 險象，但實際上仍然可能存在著危險。通常，我們不應該用多級組合邏輯去鐘控 PLD 設計中的觸發(fā)器。 行波時鐘另一種流行的時鐘電路是采用行波時鐘，即一個觸發(fā)器的輸出用作另一個觸發(fā)器的時鐘輸入。如果仔細地設計，行波時鐘可以象全局時鐘一樣地可靠工作。然而，行波時鐘使得與電路有關的定時計算變得很復雜。行波時鐘在行波鏈上各觸發(fā)器的時鐘之間產(chǎn)生較大的時間偏移，并且會超出最壞情況下的建立時間、保持時間和電路中時鐘到輸出的延時，使系統(tǒng)的實際速度下降。 多時鐘系統(tǒng)許多系統(tǒng)要求在同一個 PLD 內(nèi)采用多時鐘。最常見的例子是兩個異步微處理 器器之間的接口，或微處理器和異步通信通道的接口。由于兩個時鐘信號之間要求一定的建立和保持時間，所以，上述應用引進了附加的定時約束條件。它們也會要求將某些異步信號同步化。 在許多應用中只將異步信號同步化還是不夠的，當系統(tǒng)中有兩個或兩個以上非同源時鐘的時候，數(shù)據(jù)的建立和保持時間很難得到保證，我們將面臨復雜的時間問題。最好的方法是將所有非同源時鐘同步化。使用 PLD畢業(yè)設計（論文） 9 內(nèi)部的鎖項環(huán)（ PLL 或 DLL）是一個效果很好的方法，但不是所有 PLD都帶有 PLL、 DLL，而且?guī)в?PLL 功能的芯片大多價格昂貴，所以除非有特殊要求，一般 場合可以不使用帶 PLL 的 PLD。這時我們需要使用帶使能端的 D 觸發(fā)器，并引入一個高頻時鐘。畢業(yè)設計（論文） 10