11_設(shè)計流程工具方法120527-資料下載頁
2025-02-27 00:51本頁面
【正文】 間握手信號的正確性 驗證門級網(wǎng)表和 RTL級描述是否等價 同時進行門級仿真和混合信號仿真 ， 完成功能 、功耗和時序的驗證 4 SoC設(shè)計流程 模塊設(shè)計流程 (續(xù) 2) 從最終版圖提取所有的物理參數(shù) ， 依此完成 DRC、ERC、 LVS驗證 按照 RTL→ Logic→Physical的次序 ， 完成版圖布局 布局的約束條件包括延遲、功耗、面積等 數(shù)字電路網(wǎng)表可以有兩種實現(xiàn)方式： RTL級源文件綜合得到的綜合網(wǎng)表，相對高效；邏輯門級或晶體管級的全定制網(wǎng)表，優(yōu)化程度高 布局后加入時鐘樹、電源線和內(nèi)建自測試邏輯 布線需滿足的約束條件有I/O布局、時序收斂、電源分布等，布線優(yōu)化要解決的問題有串?dāng)_、電遷移、層間填充、信號完整性等問題，布線手段有層選擇、線寬選擇、布線路徑等 標準單元庫，應(yīng)包括邏輯模型、物理版圖、延時表等 制造廠提供的已有 IP單元，主要是通用單元與I/O單元 針對 IP設(shè)計者的設(shè)計規(guī)范指南，包括設(shè)計方法、設(shè)計風(fēng)格和設(shè)計工具環(huán)境等 4 SoC設(shè)計流程 IP交接 IP設(shè)計者將設(shè)計驗證完成的 IP交接給 SoC芯片集成者，交接內(nèi)容應(yīng)包括 ? 規(guī)范化的設(shè)計代碼 ：根據(jù) IP核的形式（硬核、軟核、固核）以及芯片集成者所使用的設(shè)計驗證平臺，規(guī)范形式有所不同。 IP核的設(shè)計驗證工具和數(shù)據(jù)文件格式，應(yīng)與芯片集成者使用的設(shè)計驗證工具和數(shù)據(jù)文件格式相同，才能便于 IP的交接和使用 ? 完備的使用說明 ：應(yīng)包括 IP核的功能與性能指標要求、適用的總線規(guī)格、工藝要求、各個版本的說明等。對于經(jīng)常被修改的軟核來說，版本管理尤其重要；對于與特定工藝有關(guān)的硬核來說，目標工藝說明不可或缺 ? IP保護方法 ：通常有兩種，一是源碼加密，二是給產(chǎn)品加上水印標識 4 SoC設(shè)計流程 芯片集成流程 將產(chǎn)品需求 （ 普通文檔） 轉(zhuǎn)化為設(shè)計約束 （ 高層次模型與抽象的數(shù)據(jù)結(jié)構(gòu) ， C、 Ｃ ++或 SDL語言 ） 選擇 、 實現(xiàn)和驗證所需要的算法 選擇所需要的 IP， 配置 SoC開發(fā)平臺 將系統(tǒng)劃分為不同的功能模塊 ， 確定各模塊的性能 、 功耗和接口約束 將設(shè)計映射為一個RTL級的體系結(jié)構(gòu) ，含各個 IP、 電源 、 時鐘 、 總線 、 測試邏輯和 I/O口 根據(jù)時序收斂 、 信號完整性 、 功耗 、 內(nèi)建自測試等要求 ， 對體系結(jié)構(gòu)的布局布線進行優(yōu)化 ， 并提取布線的物理參數(shù)供后端仿真用 必要時對軟硬件的關(guān)鍵模塊 、 關(guān)鍵路徑和關(guān)鍵性能 ， 建立比可執(zhí)行模型更細化的仿真模型 ， 同時形成下層設(shè)計的測試激勵 統(tǒng)一各個 IP的測試方法 ， 建立芯片級的測試體系 實現(xiàn)加密 IP與其它設(shè)計的硬件連接和軟件整合的測試體系 4 SoC設(shè)計流程 軟件開發(fā)流程 系統(tǒng)分析：根據(jù)設(shè)計經(jīng)驗和設(shè)計工具 ， 確定合適的算法和結(jié)構(gòu) ， 完成功能劃分和資源分配 RTOS選擇：根據(jù)適用要求和軟件體系結(jié)構(gòu) ， 選擇適用的嵌入式操作系統(tǒng)和必要的應(yīng)用程序 接口定義：定義合適的接口以及模塊之間接口的相互關(guān)系 ， 并對其行為和性能進行驗證 模塊開發(fā)：在不同的結(jié)構(gòu)層次上 ， 完成各個模塊內(nèi)部的邏輯與驗證 軟件集成：將頂層軟件模塊和底層軟件模塊連接層有機的整體 ， 然后再與硬件模塊相連 軟件發(fā)布：將軟件置入芯片內(nèi)或芯片外存儲器 （ ROM、EEPROM、 RAM等 ） 5 設(shè)計工具 常用 EDA工具 廠商 模擬仿真 模擬版圖 數(shù)字仿真 RTL綜合 物理綜合 物理驗證（ DRC/LVS） Cadence Spectre Virtuoso NCVerilog、 VerilogXL RTL Compiler SE、 SoC Encounter Assura、Diva、 Dracula Synopsys HSpice、 NanoSim、 AMS VCS Design Compiler Astro、 Physical Compiler、 Apollo Hercules Mentor Eldo Modelsim Calibre C ad en ceI C 設(shè)計工具ADEV ir t uo so La yo ut Ed i to rVirtuoso Schmatic EditorAs su ra ,Di va ,Dr ac ul aI U S / L D V:N C V e r i lo gV e r i l o g XLRTL CompilerSoC Encounter5 設(shè)計工具 Cadence 工具族 5 設(shè)計工具 Synopsys工具族 END 第 11章 設(shè)計流程、工具和方法 本章參考書 ? Jan et al.， Digital Integrated Circuit： A Design Perspective， 2rd Edition， Anantha Chandrakasan， Borivoje Nikolic， 2023. Chapters 7。 中譯本：周潤德等譯，數(shù)字集成電路 電路、系統(tǒng)與設(shè)計，電子工業(yè)出版社， 。第 7章。 ? John P. Uyemura, Introduction to VLSI Circuits and Systems, John Wiley Sons, Inc., 2023. Chapters 11. 中譯本：周潤德譯，超大規(guī)模集成電路與系統(tǒng)導(dǎo)論，電子工業(yè)出版社， 。第 11章。 IC設(shè)計流程 ? 設(shè)計層次 ? 行為級 ? 邏輯級 ? 電路級 ? 版圖級 ? 設(shè)計內(nèi)容 ? Representation ? Design ? Verification 演講完畢，謝謝觀看！
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