【導(dǎo)讀】在實(shí)際生產(chǎn)生活中，出租車計(jì)價(jià)器系統(tǒng)是非常重要。軟件為平臺(tái)，使用VHDL硬件描述語言來實(shí)現(xiàn)本設(shè)計(jì)。本文的主要內(nèi)容是設(shè)計(jì)系統(tǒng)的電路結(jié)。構(gòu)，編寫VHDL程序和仿真實(shí)現(xiàn)設(shè)計(jì)要求。最后使本設(shè)計(jì)不僅能實(shí)現(xiàn)計(jì)費(fèi)和預(yù)置以及模擬汽。車啟動(dòng)、停止、暫停等功能，還能夠動(dòng)態(tài)掃描顯示車費(fèi)數(shù)目。果以及在MAX+PLUSⅡ軟件下的仿真波形。經(jīng)過對(duì)軟件仿真波形和硬件調(diào)試結(jié)果的分析，可。相關(guān)任務(wù)，如能進(jìn)一步的改進(jìn)，在一定范圍內(nèi)是可以實(shí)用化和市場化的。

　　

【正文】 車開始啟動(dòng) 車費(fèi)、里程清零 車跑完一次后 里程不 計(jì)數(shù) 里程顯示 車費(fèi)顯示 里程計(jì)數(shù) 計(jì)費(fèi)器計(jì)數(shù) YES YES YES NO NoO 車啟動(dòng) 重慶郵電大學(xué)本科畢業(yè)設(shè)計(jì)（論文） 17 圖 系統(tǒng)總體框圖 三、計(jì)費(fèi)模塊的實(shí)現(xiàn) 計(jì)費(fèi) 模塊 如 圖 所示 ， 輸入端口 START、 STOP、 PAUSE、 JS 分別為汽車起動(dòng)、停止、暫停、加速按鍵。 LUC、 CHEFEI 分別表示汽車行駛的路程及相應(yīng)的車費(fèi)。 圖 重慶郵電大學(xué)本科畢業(yè)設(shè)計(jì)（論文） 18 if(clk39。event and clk=39。139。)then if(stop=39。039。)then chf:=0。 num:=0。 b:=39。139。 aa:=0。 lc:=0。 elsif(start=39。039。)then b:=39。039。 chf:=700。 lc:=0。 elsif(start=39。139。 and js=39。139。and pause=39。139。)then if(b=39。039。)then num:=num+1。 end if。 四 、 十進(jìn)制轉(zhuǎn)換 模塊的實(shí)現(xiàn) 如 圖 ， 該模塊把車費(fèi)和路程轉(zhuǎn)化為 4 位十進(jìn)制數(shù)， daclk 的頻率要比 clk 快得多 圖 if(b1a=9 and b1b=9 and b1c=9)then 重慶郵電大學(xué)本科畢業(yè)設(shè)計(jì)（論文） 19 b1a:=0000。 b1b:=0000。 b1c:=0000。 b1d:=b1d+1。 b1:=b1+1。 elsif(b1a=9 and b1b=9)then b1a:=0000。 b1b:=0000。 b1:=b1+1。 b1c:=b1c+1。 end if。 else 五 、 車費(fèi)路程顯示 模塊的實(shí)現(xiàn) 如 圖 所示，通過 該八進(jìn)制模塊 ， 車費(fèi)和路程 將被 顯示出來 圖 車費(fèi)路程顯示模塊 begin b:=c。 case b is when‖000‖=d=a1。 重慶郵電大學(xué)本科畢業(yè)設(shè)計(jì)（論文） 20 dp=’0’。 when‖001‖=d=a2。 dp=’0’。 when‖010‖=d=a3。 dp=’1’。 when‖011‖=d=a4。 when others=null。 end case。 end process。 end rtl。 六 、 八進(jìn)制 選擇 模塊實(shí)現(xiàn) 模塊 如 圖 所示，該模塊主要負(fù)責(zé)對(duì)不同時(shí)刻的車費(fèi)路程的數(shù)值顯示進(jìn)行選擇。 圖 八進(jìn)制 選擇 模塊 begin if(clk’event and clk=’1’)then if(b=‖111‖)then b:=‖000‖。 else b:=b+1。 end if。 end if。 a=b。 重慶郵電大學(xué)本科畢業(yè)設(shè)計(jì)（論文） 21 end process。 end rtl。 七 、 顯示譯碼 模塊實(shí)現(xiàn) 模塊 如 圖 圖 顯示譯碼模塊 begin case d is when‖0000‖=q=‖0111111‖。 when‖0001‖=q=‖0000110‖。 when‖0010‖=q=‖1011011‖。 when‖0011‖=q=‖1001111‖。 when‖0100‖=q=‖1100110‖。 when‖0101‖=q=‖1101101‖。 when‖0110‖=q=‖1111101‖。 when‖0111‖=q=‖0100111‖。 when‖1000‖=q=‖1101111‖。 when others=q=‖1101111‖ 。 end case。 end process。 end rtl。 重慶郵電大學(xué)本科畢業(yè)設(shè)計(jì)（論文） 22 第 三 節(jié) 本章小結(jié) 本章首先對(duì)于主要使用的軟件 maxplus 進(jìn)行了一個(gè)簡單的介紹，然后交代了總設(shè)計(jì)的框圖以及流程圖，給閱讀者以一個(gè)大體的印象。 從 節(jié)開始，分5 個(gè)模塊詳細(xì)介紹了主要程序，一個(gè)出租車計(jì)費(fèi)系統(tǒng)的程序在本章全部交待完畢。 第四章 系統(tǒng)仿真 第一節(jié) 軟件 Altera Max+plus 介紹 一、 軟件功能簡介 MAX+plusⅡ （ Multiple Array and Programming Logic User System）開發(fā)工具是美國 Altera 公司推出的一種 EDA 工具，具有靈活高效，使用便捷，易學(xué)易用的特點(diǎn)。 Altera 公司在推出各種 CPLD 和 FPGA 的同時(shí)也在不斷地升級(jí)相應(yīng)的開發(fā)工具軟件，已從早期的第一代 A+plus、第二代 MAX+plus 發(fā)展到目前的第三代 MAX+plus II 和第四代 Quartus。使用 MAX+plus Ⅱ 軟件，設(shè)計(jì)者無需精通器件內(nèi)部的復(fù)雜結(jié)構(gòu)，只需熟悉所用的設(shè)計(jì)輸入工具， 如硬件描述語言、原理圖等進(jìn)行輸入， MAX+plusⅡ 自動(dòng)將設(shè)計(jì)轉(zhuǎn)換成目標(biāo)文件下載到器件中去。 MAX+plusⅡ 開發(fā)系統(tǒng)具有以下特點(diǎn)。 ① 多平臺(tái)系統(tǒng) MAX+plusⅡ 的設(shè)計(jì)輸入、處理與校驗(yàn)功能一起提供了全集 成化的可編程開發(fā)工具，可以加快動(dòng)態(tài)調(diào)試，縮短開發(fā)周期。 ② 開放的界面 MAX+plusⅡ 可與其它工業(yè)標(biāo)準(zhǔn)的設(shè)計(jì)輸入、綜合和校驗(yàn)工 具鏈接。具有 EDIF， VHDL， Verilog HDL 以及其他的網(wǎng)表接口，便于與許多公司的 EDA 工具接口，包括 Cadence， Mentor， Synopsys， Synplicity，Viewlogic 等公司提供的 EDA 工具的接口。 ③ 模塊組合式工具軟件 MAX+plusⅡ 具有一個(gè)完整的可編程邏輯設(shè)計(jì)環(huán)重慶郵電大學(xué)本科畢業(yè)設(shè)計(jì)（論文） 23 境， 包括設(shè)計(jì)輸入、設(shè)計(jì)處理、設(shè)計(jì)校驗(yàn)仿真和下載編程四個(gè)模塊，設(shè)計(jì)者可以按設(shè)計(jì)流程選擇工作模塊。 ④ 與結(jié)構(gòu)無關(guān) MAX+plusⅡ 支持 Altera 的 Classic、 MAX5000、 MAX7000、 FLEX8000、 FLEXlOK 等可編程器件系列，提供工業(yè)界中唯一真正與結(jié)構(gòu)無關(guān)的可編程邏輯設(shè)計(jì)環(huán)境。 ⑤ 硬件描述語言 MAX+plusⅡ 支持各種 HDL 硬件設(shè)計(jì)輸入語言，包括VHDL、 VerilogHDL 和 Altera 的硬件描述語言 AHDL。 二、 可編程邏輯器件設(shè)計(jì)流程簡介 可編程邏輯器件 CPLD/FPGA 的設(shè)計(jì)是指利用開發(fā)軟件和編程工具對(duì)器件進(jìn)行開發(fā)的過程?？删幊踢壿嬈骷脑O(shè)計(jì)流程包括設(shè)計(jì)準(zhǔn)備、設(shè)計(jì)輸入、設(shè)計(jì)處理（項(xiàng)目編譯）、仿真和定時(shí)分析、器件編程下載（設(shè)計(jì)實(shí)現(xiàn)）四個(gè)步驟。 三、 MAX+plus II 可編程設(shè)計(jì)流程 ① 設(shè)計(jì)準(zhǔn)備在對(duì)可編程邏輯器件的芯片進(jìn)行設(shè)計(jì)之前，首先要進(jìn)行方案論證、系統(tǒng)設(shè)計(jì)和器件選擇等設(shè)計(jì)準(zhǔn)備工作。設(shè)計(jì)者首先要根據(jù)任務(wù)要求，如系統(tǒng)所完成的功能及復(fù) 雜程度，對(duì)工作速度和器件本身的資源、成本及連線的可布通性等方面進(jìn)行權(quán)衡，選擇合適的設(shè)計(jì)方案。在前面已經(jīng)介紹過，數(shù)字系統(tǒng)的設(shè)計(jì)方法通常采用從頂向下的設(shè)計(jì)方法，也是基于芯片的系統(tǒng)設(shè)計(jì)的主要方法，它首先從系統(tǒng)設(shè)計(jì)入手，在頂層進(jìn)行功能劃分和結(jié)構(gòu)設(shè)計(jì)，采用硬件描述語言對(duì)高層次的系統(tǒng)進(jìn)行描述，并在系統(tǒng)級(jí)采用仿真手段 ,驗(yàn)證設(shè)計(jì)的正確性，然后再逐級(jí)設(shè)計(jì)在低層的結(jié)構(gòu)。由于高層次的設(shè)計(jì)與器件及工藝無關(guān)，而且在芯片設(shè)計(jì)前就可以用軟件仿真手段驗(yàn)證系統(tǒng)方案的可行性，因此自頂向下的設(shè)計(jì)方法 ,有利于在早期發(fā)現(xiàn)結(jié)構(gòu)設(shè)計(jì)中的錯(cuò)誤，避免不必要 的重復(fù)設(shè)計(jì)，提高設(shè)計(jì)的一次成功率。自頂向下的設(shè)計(jì)采用功能分割的方法從頂向下逐次進(jìn)行劃分，這種層次化設(shè)計(jì)的另一個(gè)優(yōu)點(diǎn)是支持模塊化，從而可以提高設(shè)計(jì)效率。 ② 設(shè)計(jì)輸入設(shè)計(jì)者將所設(shè)計(jì)的系統(tǒng)或電路以開發(fā)軟件要求的某種形式表現(xiàn)出來，并送入計(jì)算機(jī)的過程稱為設(shè)計(jì)輸入。設(shè)計(jì)輸入通常有以下幾種方式。 1）．原理圖輸入方式 2）．硬件描述語言輸入方式 3）．波形輸入方式 重慶郵電大學(xué)本科畢業(yè)設(shè)計(jì)（論文） 24 4）．層次化設(shè)計(jì)輸入方式 四、 項(xiàng)目編譯（設(shè)計(jì)處理） 這是器件設(shè)計(jì)中的核心環(huán)節(jié)。在設(shè)計(jì)處理過程中，編譯軟件將對(duì)設(shè)計(jì)輸入文件進(jìn)行邏輯化簡、綜合和優(yōu)化，并適當(dāng)?shù)赜?一片或多片器件自動(dòng)進(jìn)行適配，最后產(chǎn)生編程用的編程文件。 ① 語法檢查和設(shè)計(jì)規(guī)則檢查 ② 設(shè)計(jì)輸入完成之后，在編譯過程首先進(jìn)行語法檢驗(yàn)，如檢查原理圖有無漏 連信號(hào)線，信號(hào)有無雙重來源，文本輸入文件中的關(guān)鍵字有無輸入錯(cuò)誤等各種語法錯(cuò)誤，并及時(shí)列出錯(cuò)誤信息 報(bào)告供設(shè)計(jì)者修改；然后進(jìn)行設(shè)計(jì)規(guī)則檢驗(yàn)，檢查總的設(shè)計(jì)有無超出器件資源或規(guī)定的限制 并將編譯報(bào)告列出，指明違反規(guī)則情況以供設(shè)計(jì)者糾正。 ③ 邏輯優(yōu)化和綜合 化簡所有的邏輯方程或用戶自建的宏，使設(shè)計(jì)所占用的資源最少。綜合的目 的是將多個(gè)模塊設(shè)計(jì)文件合并為一個(gè)網(wǎng)表文件，并使 層次設(shè)計(jì)平面化 (即展平 )。 ④ 適配和分割 確定優(yōu)化以后的邏輯能否與器件中的宏單元和 I／ 0 單元適配，然后將設(shè)計(jì)分割為多個(gè)便于適配的邏輯小塊形式映射到器件相應(yīng)的宏單元中。如果整個(gè)設(shè)計(jì) 不能裝入一片器件時(shí)，可以將整個(gè)設(shè)計(jì)自動(dòng)分 (分割 )成多塊并裝入同一系列的多片器件中去。 劃分 (分割 )工作可以全部自動(dòng)實(shí)現(xiàn)，也可以部分由用戶控制，還可以全部由用戶控制進(jìn)行。劃分時(shí)應(yīng)使所需器件數(shù)目盡可能少，同時(shí)應(yīng)使用于器件之間通信的引線端子數(shù)目最少。 ⑤ 布局和布線 布局和布線工作是在設(shè)計(jì)檢驗(yàn)通過以后由軟件自動(dòng)完成的，它能以最優(yōu)的方式 對(duì)邏輯元件布局，并準(zhǔn)確地實(shí)現(xiàn)元件間的互連。布線以后軟件會(huì)自動(dòng)生成布線報(bào)告，提供有關(guān)設(shè)計(jì)中各部分資源的使用情況等信息。 ⑥ 生成編程數(shù)據(jù)文件 項(xiàng)目編譯的最后一步是產(chǎn)生可供器件編程使用的數(shù)據(jù)文件。對(duì) CPLD 來重慶郵電大學(xué)本科畢業(yè)設(shè)計(jì)（論文） 25 說，是產(chǎn)生熔絲圖文件，即 JEDEC 文件 (電子器件工程聯(lián)合制定的標(biāo)準(zhǔn)格式，簡稱 JED 文件 )；對(duì)于 FPGA 來說，是生成位數(shù)據(jù)文件 (BitstreamGeneration)。 五、 仿真和定時(shí)分析（項(xiàng)目校驗(yàn)） 設(shè)計(jì)項(xiàng)目的校驗(yàn)包括設(shè)計(jì)項(xiàng)目的仿真（功能仿真）、定時(shí)分析兩個(gè)部分。一個(gè)設(shè)計(jì)項(xiàng)目在編譯完成后只能為項(xiàng) 目創(chuàng)建一個(gè)編程文件，但并不能保證是否真正達(dá)到了用戶的設(shè)計(jì)要求，如邏輯功能和內(nèi)部時(shí)序要求等。所以在器件編程之前應(yīng)進(jìn)行全面模擬檢測和仿真調(diào)試，以確保其設(shè)計(jì)項(xiàng)目在各種可能的情況下正確響應(yīng)和正常工作，這就是項(xiàng)目校驗(yàn)（仿真調(diào)試）的必要性。 MAX+plusⅡ 提供的設(shè)計(jì)校驗(yàn)過程包括仿真和定時(shí)分析，項(xiàng)目編譯后，為確保設(shè)計(jì)無誤 ,再用專門軟件進(jìn)行仿真。如果發(fā)現(xiàn)了錯(cuò)誤，則對(duì)設(shè)計(jì)輸入進(jìn)行部分修改直至無誤。 ① 仿真 (Simulation) MAX+plusII Simulator(仿真器 )具有很強(qiáng)的靈活性，可以控制對(duì)單個(gè)器件或多個(gè) 器件設(shè)計(jì)的仿真。該模擬程序使用編譯過程中生成的二進(jìn)制模擬網(wǎng)表文件，對(duì)一個(gè)設(shè)計(jì)實(shí)現(xiàn)功能仿真和時(shí)序仿真。設(shè)計(jì)者可以直接用矢量輸入語言來定義輸入激勵(lì)，也可以用 MAX+plus Ⅱ Wave Editor 直接繪制波形。仿真結(jié)果在 WaveEditor 或 TextEditor 窗口顯示，也可作為波形或文本文件打印出來。 ② 定時(shí)分析 (TimingAnalysis) MAX+plus TimiⅡ ngAnalyzer(定時(shí)分析程序 )能按矩陣方式計(jì)算設(shè)計(jì)中點(diǎn)到點(diǎn)的延時(shí)，確定在器件引線端上要求的上升和保持時(shí)間，估計(jì)最大時(shí)鐘頻率 。 MAX+plusⅡ 設(shè)計(jì)輸入工具與定時(shí)分析程序綜合在一起，允許在設(shè)計(jì)文件中簡單地指定起始和終點(diǎn)標(biāo)記，或者用FloorplanEditor(平面圖編輯器 )來確定最短和最長的傳播延時(shí)。 六、 器件編程下載 在以上步驟都正確實(shí)施并完全通過以后，我們就可以將我們設(shè)計(jì)的項(xiàng)目（最終的數(shù)據(jù)編程文件）下載到器件中去，然后加入實(shí)際的激勵(lì)信號(hào)進(jìn)行測試，在我們的目標(biāo)系統(tǒng)中進(jìn)行產(chǎn)品級(jí)使用了。如果還未最終達(dá)到我們的設(shè)計(jì)目的，則需返回以上步驟查找設(shè)計(jì)問題直至無誤。至此，我們已經(jīng)完整的完成了可編程邏輯器件的產(chǎn)品級(jí)設(shè)計(jì)流程，相信用戶通過對(duì) 以上步驟的了解，對(duì)可編程邏輯器件的設(shè)計(jì)有了一定的概念和了解。 (有關(guān)器件下載編程配置的詳細(xì)使用說明見 MAX+plusII 軟件設(shè)計(jì)與應(yīng)用舉例章節(jié)。 ) 重慶郵電大學(xué)本科畢業(yè)設(shè)計(jì)（論文） 26 七、 可編程邏輯常用設(shè)計(jì)輸入法介紹 MAX+plus II 的設(shè)計(jì)輸入方法有多種，主要包括文本設(shè)計(jì)輸入、原理圖輸入、波形設(shè)計(jì)輸入、層次設(shè)計(jì)輸入和平面圖設(shè)計(jì)輸入等多種方式，另外，還可以利用第三方 EDA 工具生成的網(wǎng)表文件輸入，該軟件可接受的網(wǎng)表有 EDIF格式、 VHDL 格式及 Verilog 格式。設(shè)計(jì)者可根據(jù)實(shí)際情況靈活地使用最適合自己的設(shè)計(jì)方法。 第二節(jié) 模塊仿真結(jié)