【正文】 電路邏輯仿真是當(dāng)時的核心問題。即使在現(xiàn)在，各個環(huán)節(jié)的仿真仍然是整個 EDA設(shè)計(jì)流程中最重要、最耗時的一個步驟。因此，仿真器的仿真速度、仿真的準(zhǔn)確性和易用性成為衡量仿真器的重要指標(biāo)。 按仿真器對硬件描述語言不同的處理方式，可以分為編譯型仿真器和解釋型仿真器。 編譯型仿真器速度較快，但需要預(yù)處理，因此不能及時修改：解釋型仿真器的速度一般，但可以隨時修改仿真環(huán)境和條件 。 幾乎每個 EDA廠商都提供基于 VHDL和Verilog DHL的仿真器。常用的仿真器有 Model Technology公司的 ModelSim、 Cadence公司的VerilogXL和 NCSim、 Aldec公司的 ActiveHDL、Synopsys公司的 VCS等。 HDL綜合器 硬件描述語言誕生的初衷是用于設(shè)計(jì)邏輯電路的建模和仿真，但直到 Synopsys公司推出了 HDL綜合器后，才使 HDL直接用于電路設(shè)計(jì)。 HDL綜合器是一種將硬件描述語言轉(zhuǎn)化為硬件電路的重要工具軟件 ，在使用 EDA技術(shù)實(shí)施電路設(shè)計(jì)中， HDL綜合器完成電路化簡、算法優(yōu)化、硬件結(jié)構(gòu)細(xì)化等操作。 HDL綜合器在把可綜合的 HDL（ VHDL或Verilog HDL）轉(zhuǎn)化為硬件電路時，一般要經(jīng)過兩個步驟 ： 第 1步 ， HDL綜合器對 VHDL或 Verilog HDL進(jìn)行處理分析，并將其 轉(zhuǎn)換成電路結(jié)構(gòu)或模塊 ，這時不考慮實(shí)際器件實(shí)現(xiàn)，即完全與硬件無關(guān)，這個過程是一個通用電路原理圖形成的過程： 第 2步 ，對實(shí)際實(shí)現(xiàn)目標(biāo)器件的結(jié)構(gòu)進(jìn)行 優(yōu)化 ，并使之滿足各種約束條件，優(yōu)化關(guān)鍵路徑，等等。 HDL綜合器的輸出文件一般是網(wǎng)表文件，是一種用于電路設(shè)汁數(shù)據(jù)交換和交流的工業(yè)標(biāo)準(zhǔn)化格式的文件，或是直接用 HDL表達(dá)的標(biāo)準(zhǔn)格式的網(wǎng)表文件，或是對應(yīng) FPGA／ CPLD器件廠商的網(wǎng)表文件。 HDL綜合器是 EDA設(shè)計(jì)流程中的一個獨(dú)立的設(shè)計(jì)步驟，它往往被其他 EDA環(huán)節(jié)調(diào)用，以便完成整個設(shè)計(jì)流程。 HDL綜合器的調(diào)用具有前臺模式和后臺模式兩種。用前臺模式調(diào)用時，可以從計(jì)算機(jī)的顯示器上看到調(diào)用窗口界面：用后臺模式（也稱為控制模式）調(diào)用時，不出現(xiàn)圖形窗口界面，僅在后臺運(yùn)行。 適配器（布局布線器） 適配也稱為結(jié)構(gòu)綜合， 適配器的任務(wù)是完成在目標(biāo)系統(tǒng)器件上的布局布線 。適配通常都由可編程器件廠商提供的專用軟件來完成，這些軟件可以單獨(dú)存在，也可嵌入在集成 EDA開發(fā)環(huán)境中。 適配器最后輸出的是各廠商自己定義的下載文件，下載到目標(biāo)器件后即可實(shí)現(xiàn)電路設(shè)計(jì)。 下載器（編程器） 下載器的任務(wù)是把電路設(shè)計(jì)結(jié)果下載到實(shí)際器件中，實(shí)現(xiàn)硬件設(shè)計(jì)。下載軟件一般由可編程邏輯器件廠商提供，或嵌入到 EDA開發(fā)平臺中。 ? HDL綜合器是一種將硬件描述語言轉(zhuǎn)化為硬件電路的重要工具軟件，在使用 EDA技術(shù)實(shí)施電路設(shè)計(jì)中， HDL綜合器完成電路化簡、算法優(yōu)化、硬件結(jié)構(gòu)細(xì)化等操作。 HDL綜合器在把可綜合的 HDL（ VHDL或 Verilog HDL）轉(zhuǎn)化為硬件電路時，一般要經(jīng)過兩個步驟：第 1步， HDL綜合器對 VHDL或 Verilog HDL進(jìn)行處理分析，并將其轉(zhuǎn)換成電路結(jié)構(gòu)或模塊，這時不考慮實(shí)際器件實(shí)現(xiàn)，即完全與硬件無關(guān)，這個過程是一個通用電路原理圖形成的過程：第 2步，對實(shí)際實(shí)現(xiàn)目標(biāo)器件的結(jié)構(gòu)進(jìn)行優(yōu)化，并使之滿足各種約束條件，優(yōu)化關(guān)鍵路徑，等等。 ? HDL綜合器的輸出文件一般是網(wǎng)表文件，是一種用于電路設(shè)汁數(shù)據(jù)交換和交流的工業(yè)標(biāo)準(zhǔn)化格式的文件，或是直接用 HDL表達(dá)的標(biāo)準(zhǔn)格式的網(wǎng)表文件，或是對應(yīng) FPGA／ CPLD器件廠商的網(wǎng)表文件。 ? HDL綜合器是 EDA設(shè)計(jì)流程中的一個獨(dú)立的設(shè)計(jì)步驟，它往往被其他 EDA環(huán)節(jié)調(diào)用，以便完成整個設(shè)計(jì)流程。 HDL綜合器的調(diào)用具有前臺模式和后臺模式兩種。用前臺模式調(diào)用時，可以從計(jì)算機(jī)的顯示器上看到調(diào)用窗口界面：用后臺模式（也稱為控制模式）調(diào)用時，不出現(xiàn)圖形窗口界面，僅在后臺運(yùn)行。 適配器（布局布線器） ? 適配也稱為結(jié)構(gòu)綜合，適配器的任務(wù)是完成在目標(biāo)系統(tǒng)器件上的布局布線。適配通常都由可編程器件廠商提供的專用軟件來完成，這些軟件可以單獨(dú)存在，也可嵌入在集成 EDA開發(fā)環(huán)境中。 ? 適配器最后輸出的是各廠商自己定義的下載文件，下載到目標(biāo)器件后即可實(shí)現(xiàn)電路設(shè)計(jì)。 下載器（編程器） ? 下載器的任務(wù)是把電路設(shè)計(jì)結(jié)果下載到實(shí)際器件中，實(shí)現(xiàn)硬件設(shè)計(jì)。下載軟件一般由可編程邏輯器件廠商提供，或嵌入到 EDA開發(fā)平臺中。 本章小結(jié) ? 現(xiàn)代電子設(shè)計(jì)技術(shù)的核心是 EDA技術(shù)。 EDA技術(shù)就是依靠功能強(qiáng)大的電子計(jì)算機(jī)，在 EDA工具軟件平臺上，對以硬件描述語言（ HDL）為系統(tǒng)邏輯描述手段完成的設(shè)計(jì)文件，自動地完成邏輯編譯、化簡、分割、綜合、優(yōu)化、仿真，直至下載到可編程邏輯器件 CPLD／ FPGA或?qū)Ｓ眉呻娐稟SIC芯片中，實(shí)現(xiàn)既定的電子電路設(shè)計(jì)功能。 EDA技術(shù)極大地提高了電子電路設(shè)計(jì)效率，縮短了設(shè)計(jì)周期，節(jié)省了設(shè)計(jì)成本。 ? EDA技術(shù)包括硬件描述語言（ HDL）、 EDA工具軟件、可編程邏輯器件（ PLD）等方面的內(nèi)容。目前國際上流行的硬件描述語言主要有 VHDL、Verilog一步 HDL和 AHDL。 EDA工具在 EDA技術(shù)應(yīng)用中占據(jù)著極其重要的位置，利用 EDA技術(shù)進(jìn)行電路設(shè)計(jì)的大部分工作是在 EDA軟件工作平臺上進(jìn)行的。 EDA工具軟件主要包括設(shè)計(jì)輸入編輯器、仿真器、 HDL綜合器、適配器（或布局布線器）及下載器 5個模塊。 ? 今天， EDA技術(shù)已經(jīng)成為電子設(shè)計(jì)的重要工具，無論是設(shè)計(jì)芯片還是設(shè)計(jì)系統(tǒng)，如果沒有 EDA工具的支持，都將是難以完成的。 EDA工具已經(jīng)成為現(xiàn)代電路設(shè)計(jì)者的重要武器，正在發(fā)揮著越來越重要的作用。 思考題和習(xí)題 ? 簡述 EDA技術(shù)的發(fā)展歷程。 EDA技術(shù)的核心內(nèi)容是什么 ? ? 簡述用 EDA技術(shù)設(shè)計(jì)電路的設(shè)計(jì)流程。 ? VHDL有哪些主要特點(diǎn) ? ? Verilog HDL有哪些主要特點(diǎn) ? ? 簡述在 PLD沒有出現(xiàn)前，傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計(jì)的 “ 積木 ”式過程。 ? 簡述 “ 自頂向下 ” 的設(shè)計(jì)流程。 ? EDA工具大致可以分為哪幾個模塊 ?各模塊的主要功能是什么 ? ? 目前被 IEEE采納的硬件描述語言有哪幾種 ? ? FPGA／ CPLD在 EDA技術(shù)中有什么用處 ? 演講完畢，謝謝觀看！