eda技術(shù)與vhdl(第3版)——第2章pld硬件特性與編程技術(shù)-資料下載頁
2025-01-23 17:33本頁面
【正文】 測試時(shí)鐘輸入 (Test Clock Input) 時(shí)鐘輸入到 BST電路 ， 一些操作發(fā)生在上升沿 ， 而另一些發(fā)生在下降沿 。 TRST 測試復(fù)位輸入 (Test Reset Input) 低電平有效 ， 異步復(fù)位邊界掃描電路 (在 IEEE規(guī)范中 ，該引腳可選 )。 表 21 邊界掃描 IO引腳功能 硬件測試技術(shù) X康芯科技 FPGA/CPLD產(chǎn)品概述 Lattice公司 CPLD器件系列 Xilinx公司的 FPGA和 CPLD器件系列 1. Virtex4系列 FPGA 2. SpartanⅡ Spartan3 Spartan 3E器件系 3. XC9500 XC9500XL系列 CPLD 4. Xilinx FPGA配置器件 SPROM X康芯科技 FPGA/CPLD產(chǎn)品概述 Altera公司 FPGA和 CPLD器件系列 1. Stratix II 系列 FPGA 2. ACEX系列 FPGA 3. MAX系列 CPLD 4. Cyclone系列 FPGA低成本 FPGA 5. Cyclone II系列 FPGA 6. MAX II系列器件 7. Altera宏功能塊及 IP核 X康芯科技 FPGA/CPLD產(chǎn)品概述 Actel公司的 FPGA器件 Altera公司的 FPGA配置方式與配置器件 X康芯科技 編程與配置 表 22 各引腳信號名稱 基于電可擦除存儲單元的 EEPROM或 Flash技術(shù)。 基于 SRAM查找表的編程單元。 基于反熔絲編程單元。 引腳 1 2 3 4 5 6 7 8 9 10 PS模式 DCK GND CONF_DONE VCC nCONFIG nSTATUS DATA0 GND JATG模式 TCK GND TDO VCC TMS TDI GND X康芯科技 編程與配置 JTAG方式的在系統(tǒng)編程 圖 235 CPLD編程下載連接圖 X康芯科技 編程與配置 使用 PC并行口配置 FPGA Altera的 FPGA有如下幾種常用編程配置方式： 1．配置器件模式，如用 EPC器件進(jìn)行配置。 2． PS(Passive Serial被動串行 )模式。 3． JTAG模式，用于配置 SRAM的 SOF文件，或 JTAG間接對配置器件編程模式。 4． AS（ Active Serial），這個(gè)模式是針對 EPCS系列配置器件而 。 X康芯科技 編程與配置 FPGA配置器件 圖 236 FPGA使用 EPC配置器件的配置時(shí)序 X康芯科技 編程與配置 FPGA 配置器件 圖 237 FPGA的配置電路原理圖 （注，此圖來自 Altera資料，中間一上拉線應(yīng)串 1K電阻） X康芯科技 編程與配置 FPGA配置器件 圖 238 EPCS器件配置 FPGA的電路原理圖 X康芯科技 謝謝觀看 /歡迎下載 BY FAITH I MEAN A VISION OF GOOD ONE CHERISHES AND THE ENTHUSIASM THAT PUSHES ONE TO SEEK ITS FULFILLMENT REGARDLESS OF OBSTACLES. BY FAITH I BY FAIT
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