【正文】 2 LEn ns ns 16位地址譯碼速度可達 + = ns 63 FPGA／ CPLD結(jié)構(gòu)與原理（增） 8個 邏輯單元 LE、相聯(lián)的進位鏈和級聯(lián)鏈 、LAB控制信號、LAB局部互聯(lián) 等構(gòu)成 LAB。 FLEX10K LAB結(jié)構(gòu)圖 64 FPGA／ CPLD結(jié)構(gòu)與原理（增） FIEX10K內(nèi)部結(jié)構(gòu) (2)快速通道（ Fast Track） 遍布整個器件，連通 LE和 I/O,是一系列 水平和垂直走向的連續(xù)式布線通道 。優(yōu)點是可預測其延時性能。其他部分采用 分段式連線結(jié)構(gòu) ，用開關矩陣把若干短通道連接，布線工作更容易，但延時難預測，設計性能下降 。 65 FPGA／ CPLD結(jié)構(gòu)與原理（增） FIEX10K內(nèi)部結(jié)構(gòu) (3)I/O單元（ I/O Cell, IOC)與專用輸入端口 器件的 I/O引腳由 IOC驅(qū)動，位于快速通道的行和列末端，包含一雙向 I/O緩沖器和一寄存器。 ▲引腳可被配置為輸入、輸出或雙向 I/O功能； ▲寄存器可用作快速外數(shù)據(jù)輸入寄存器； ▲支持三態(tài)緩沖和集電極開路輸出； ▲每個 IOC的時鐘、清零、時鐘使能和輸出使能均由 周邊總線 的 I/O控制信號網(wǎng)絡提供；高速驅(qū)動。 ▲特殊功能： JTAG編程、擺率控制 ▲有 4個引腳可直接驅(qū)動周邊總線中 4個全局信號，（內(nèi)部邏輯也可驅(qū)動這 4個全局信號）。比快速通道更短延遲和更小偏移。 66 IO單元結(jié)構(gòu)圖 67 FPGA／ CPLD結(jié)構(gòu)與原理（增） FIEX10K內(nèi)部結(jié)構(gòu) (4)嵌入式陣列塊（ Embedded Array Block, EAB) 是在輸入、輸出口上帶有寄存器的 RAM塊，是由一系列的嵌入式 RAM單元構(gòu)成。 ▲每個 EBA可提供 2048個位，字長可配置 , 每個 EBA是獨立結(jié)構(gòu)，但具有共同的輸入、互聯(lián)與控制信號； ▲可非常方便地實現(xiàn)規(guī)模不太大的 RAM、 ROM、 FIFO或雙口 RAM等功能塊； ▲做實現(xiàn)計數(shù)器、譯碼器、狀態(tài)機、乘法器、微控制器、DSP等復雜邏輯時，每個 EBA可貢獻 100~600個等效門； ▲可單獨使用，也可組合使用。 68 FPGA／ CPLD結(jié)構(gòu)與原理（增） FIEX10K內(nèi)部結(jié)構(gòu) 嵌入式陣列塊 EAB 的字長是可配置的 256x8 512x4 1024x2 2048x1 256x8 256x8 512x4 512x4 256x16 512x8 EAB的大小靈活可變 通過組合 EAB 可以構(gòu)成更大的模塊 ,不需要額外的邏輯單元，不引入延遲 69 FPGA／ CPLD結(jié)構(gòu)與原理（增） FIEX10K內(nèi)部結(jié)構(gòu) 嵌入式陣列塊 輸出時鐘 D RAM/ROM 256x8 512x4 1024x2 2048x1 D D D 寫脈沖電路 輸出寬度8 , 4 , 2 , 1 數(shù)據(jù)寬度8 , 4 , 2 , 1 地址寬度 8,9,10,11 寫使能 輸入時鐘 用 EAB構(gòu)成不同結(jié)構(gòu)的 RAM和 ROM 70 FPGA／ CPLD結(jié)構(gòu)與原理（增） FIEX10K內(nèi)部結(jié)構(gòu) 嵌入式陣列塊 VS 非流水線結(jié)構(gòu) ,使用 35個 LE,速度為 34 MHz 流水線結(jié)構(gòu)速度為 100 MHz, EAB 8 8 90 MHz 用 EAB實現(xiàn)的流水線乘法器操作速度可達 90 MHz! 實例 : 4x4 乘法器 + (6 LE) + (6 LE) + (7 LE) 8 LE LE LE LE LE LE LE LE LE LE LE LE LE LE LE LE 71 FPGA／ CPLD結(jié)構(gòu)與原理（增） FIEX10K內(nèi)部結(jié)構(gòu) (5)時鐘鎖定和時鐘自舉 ? 時鐘鎖定 (Clock Lock)電路： 是一個同步 PLL（鎖相環(huán)），減小時鐘延遲和偏移，使時鐘建立時間和時鐘到輸出的時間減到最小。 ? 時鐘自舉 (Clock Boost)電路： 使用可編程 PLL，建立時鐘乘法器，時鐘倍頻低變形，時鐘樹形分配網(wǎng)絡。 為支持高速電路設計， FLEX 10K器件提供： Delay Delay Delay Delay CLKIN Phase Delay Control CLKOUT CLKFB Clock Distribution Network 插入不同的延遲，使輸入和輸出時鐘的上升沿同步。保證時鐘沿在器件內(nèi)的所有地方同步 72 FPGA與 CPLD的區(qū)別（增） CPLD FPGA 內(nèi)部結(jié)構(gòu) Product－ term Look－ up Table 程序存儲 內(nèi)部 EEPROM SRAM，外掛 EEPROM 資源類型 組合電路資源豐富 觸發(fā)器資源豐富 集成度 低 高 使用場合 完成控制邏輯 能完成比較復雜的算法 速度 慢 快 其他資源 － EAB，鎖相環(huán) 保密性 可加密 一般不能保密 73 FPGA與 CPLD的區(qū)別（增） FPGA采用 SRAM進行功能配置，可重復編程，但系統(tǒng)掉電后， SRAM中的數(shù)據(jù)丟失 。因此，需在 FPGA外加EPROM，將配置數(shù)據(jù)寫入其中，系統(tǒng)每次上電自動將數(shù)據(jù)引入SRAM中。 CPLD器件一般采用 EEPROM存儲技術，可重復編程，并且系統(tǒng)掉電后， EEPROM中的數(shù)據(jù)不會丟失，適于數(shù)據(jù)的保密。 FPGA器件含有豐富的觸發(fā)器資源，易于實現(xiàn)時序邏輯 ， 如果要求實現(xiàn)較復雜的組合電路則需要幾個 LAB結(jié)合起來實現(xiàn)。 CPLD的與或陣列結(jié)構(gòu)，使其適于實現(xiàn)大規(guī)模的組合功能，但寄存器 資源相對較少 (1K左右 ) ，適用于控制密集型系統(tǒng)； FPGA邏輯能力較弱但寄存器多（ 100多 K），適于數(shù)據(jù)密集型系統(tǒng)。 74 FPGA/CPLD測試技術（增） 1 、內(nèi)部邏輯測試 內(nèi)部邏輯測試是 CPLD/FPGA應用設計可靠性的重要保證。這需要在設計時加入用于測試的部分邏輯，及進行可測性設計（ Design For Test, DFT)，在設計完成后對關鍵邏輯測試。 掃描寄存器技術： 把關鍵邏輯中的普通寄存器用測試掃描寄存器代替，測試時可動態(tài)的監(jiān)測、分析其狀態(tài)，甚至加以激勵信號，改變狀態(tài)。 嵌入式邏輯分析儀技術： 在 PLD中嵌入專門的邏輯功能模塊，與 EDA軟件配合實現(xiàn)。如 Altera的 Signal II 技術。 存在問題：覆蓋率問題。對于小型邏輯電路，邏輯測試覆蓋率可達很高，甚至 100%，但對復雜數(shù)字系統(tǒng)設計，內(nèi)部覆蓋率不可能達到 100%，必須尋求更有效的方法解決。 75 FPGA/CPLD測試技術（增） 2 、 JTAG邊界掃描測試 20世紀 80年代，聯(lián)合測試行動組（ Joint Test Action Group, JTAG)開發(fā)了 IEEE 邊界掃描測試技術規(guī)范。 該規(guī)范提供了有效的測試引線間隔致密的電路板集成電路芯片的能力。 大多數(shù) CPLD/FPGA器件遵守 IEEE規(guī)范，并為 IO引腳以及專用配置引腳提供了邊界掃描測試（ Board Scan Test, BST)能力。 76 FPGA/CPLD測試技術（增） 2 、 JTAG邊界掃描測試 邊界掃描測試（ BST)提供一個串行掃描路徑，能捕獲器件核心邏輯的內(nèi)容，或者測試遵循 IEEE規(guī)范的器件之間的引腳連接情況。邊界掃描單元從引腳或器件核心邏輯信號中捕獲數(shù)據(jù)，強行加入的測試數(shù)據(jù)串行移入邊界掃描單元，捕獲的數(shù)據(jù)串行移出，并在器件外對數(shù)據(jù)進行分析處理。 邊界掃描電路結(jié)構(gòu) 77 FPGA/CPLD測試技術（增） 2 、 JTAG邊界掃描測試 JTAG BST（ IEEE邊界掃描測試 )規(guī)定了一個四線串行接口（第五條線是可選的），該接口稱作測試訪問端口（ TAP），正常的操作過程中，邊界掃描電路無效。在 JTAG BST模式時激活設備的掃描邏輯，進行測試或系統(tǒng)編程。 78 FPGA/CPLD測試技術（增） 2 、 JTAG邊界掃描測試 邊界掃描技術的優(yōu)點 PC成為完整的測試系統(tǒng)，成本低，開發(fā)時間短及通用硬件； 硬件設計過程中，可以精確地評估測試的有效范圍 ； 實現(xiàn)在線編程，簡化庫存管理和生產(chǎn)線集成編程步驟。 邊界掃描語言（ BSDL）是 VHDL語言子集，可軟件描述器件測試屬性，生成測試文件，便于測試分析、失效分析。 79 FPGA/CPLD產(chǎn)品概述（增） 大的 PLD生產(chǎn)廠家 80 FPGA/CPLD產(chǎn)品概述（增） Altera 主流 FPGA/CPLD芯片 2. FLEX系列 FPGA 采用連續(xù)式互聯(lián)和 SRAM工藝 集成度 1~25萬門 基于查找表的邏輯結(jié)構(gòu)，嵌入式存儲器塊 為 DSP設計最早推出的 FPGA 1. MAX系列 CPLD 采用 E2PROM EPROM工藝 ,編程數(shù)據(jù)可永久保存，可加密 集成度 數(shù)百 ~2萬門 基于乘積項的邏輯結(jié)構(gòu) ISP在線編程，支持 JTAG邊界掃描測試 3. ACEX系列 FPGA 用 、 6層金屬連線的 SRAM工藝， 。 基于查表結(jié)構(gòu)， 3萬 ~幾十萬門集成度 專為通訊（如 xDSL、調(diào)制解調(diào)器、路由器等）、音頻處理等應用推出。 81 FPGA/CPLD產(chǎn)品概述（增） Altera 主流 FPGA/CPLD芯片 4. APEX II系列 FPGA ， 2023年推出 集成度 3~150萬門 采用多核結(jié)構(gòu)，針對系統(tǒng)級設計，適合高速數(shù)據(jù)通訊等場合 5. MAX II系列 CPLD falsh工藝 ,2023年底推出 采用 FPGA結(jié)構(gòu) ,配置芯片集成在內(nèi)部 ,和普通 PLD一樣上電即可工作 內(nèi)部集成用戶 8Kbits串行 EEPROM ，高可靠性，適于通用的低密度邏輯應用環(huán)境 6. Cyclone（颶風）系列 FPGA 低成本 FPGA系列 ,是目前主流產(chǎn)品 ,中等規(guī)模 FPGA,2023年推出 , 支持嵌入 Nios II系列處理器、 DSP、各種存儲器，提供專用外部存儲器接口 支持串行、總線和網(wǎng)絡接口及各種通信協(xié)議 支持單端 I/O標準和差分 I/O技術，片內(nèi) PLL管理片內(nèi)外時鐘 82 FPGA/CPLD產(chǎn)品概述（增） Altera 主流 FPGA/CPLD芯片 7. Stratix II系列 FPGA 側(cè)重于高性能應用 ,容量大 ,性能能滿足各類高端應用 采用 TSMC 90nm低絕緣工業(yè)技術的 300mm圓晶制造 采用革新性的邏輯結(jié)構(gòu)，基于自適應邏輯模塊 (ALM)，面積小性能高。 專用串行 /解串電路：實現(xiàn) 1Gbps源同步 I/O信號 提供外部存儲器接口：包括 DDR2 SDRAM RLDRAM QDRⅡ SRAM 內(nèi)嵌增強 DSP塊，適合高速數(shù)字信號處理 多達 12個片內(nèi) PLL，支持器件時鐘 管理。 提供多達 9Mbit存儲器，性能達 370MHz,支持混合數(shù)據(jù)寬度和混合時鐘模式 支持遠程系統(tǒng)升級，用于可靠和安全的在系統(tǒng)升級和差錯修復。 83 FPGA/CPLD產(chǎn)品概述（增） Altera宏功能塊及 IP核 隨著百萬門級 FPGA的推出，單片系統(tǒng)成為可能。 Altera提出了可編程芯片系統(tǒng)（ System On a Programmable Chip,SOPC），即將一個完整系統(tǒng)集成在一個芯片內(nèi)。為了支持 SOPC的實現(xiàn)，提供了眾多高性能宏模塊、 IP核及系統(tǒng)集成等完整解決方案。 數(shù)字處理類： DSP、 FIR濾波器、 FFT等 圖像處理類：數(shù)字視頻用的壓縮、過濾等， JPEG壓縮，離散余弦變換等 通信類：信道編解碼、快速傅里葉、數(shù)字調(diào)制解調(diào)等 接口類： PCI、 USB、 CAN等總線接口， SDRAM控制器、 IEEE394接口等 處理器及外圍功能模塊：嵌入式處理器、微控制器、 CPU核、 UART等 84 FPGA/CPLD產(chǎn)品概述（增） Altera FPGA的配置方式及器件 兩類配置下載方式：主動配置方式和被動配置方式。 主動配置方式：由 FPGA器件引導配置過程，主動從外部專用存儲芯片中獲得配置數(shù)據(jù)。每次加電時， FPGA都進行主動配置。 配置芯片內(nèi)容是將設計所得 POF格式文件用編程器燒錄而成。 被動配置方式