【正文】 2 LEn ns ns 16位地址譯碼速度可達(dá) + = ns 63 FPGA／ CPLD結(jié)構(gòu)與原理（增） 8個(gè) 邏輯單元 LE、相聯(lián)的進(jìn)位鏈和級(jí)聯(lián)鏈 、LAB控制信號(hào)、LAB局部互聯(lián) 等構(gòu)成 LAB。 FLEX10K LAB結(jié)構(gòu)圖 64 FPGA／ CPLD結(jié)構(gòu)與原理（增） FIEX10K內(nèi)部結(jié)構(gòu) (2)快速通道（ Fast Track） 遍布整個(gè)器件，連通 LE和 I/O,是一系列 水平和垂直走向的連續(xù)式布線通道 。優(yōu)點(diǎn)是可預(yù)測(cè)其延時(shí)性能。其他部分采用 分段式連線結(jié)構(gòu) ，用開(kāi)關(guān)矩陣把若干短通道連接，布線工作更容易，但延時(shí)難預(yù)測(cè)，設(shè)計(jì)性能下降 。 65 FPGA／ CPLD結(jié)構(gòu)與原理（增） FIEX10K內(nèi)部結(jié)構(gòu) (3)I/O單元（ I/O Cell, IOC)與專(zhuān)用輸入端口 器件的 I/O引腳由 IOC驅(qū)動(dòng)，位于快速通道的行和列末端，包含一雙向 I/O緩沖器和一寄存器。 ▲引腳可被配置為輸入、輸出或雙向 I/O功能； ▲寄存器可用作快速外數(shù)據(jù)輸入寄存器； ▲支持三態(tài)緩沖和集電極開(kāi)路輸出； ▲每個(gè) IOC的時(shí)鐘、清零、時(shí)鐘使能和輸出使能均由 周邊總線 的 I/O控制信號(hào)網(wǎng)絡(luò)提供；高速驅(qū)動(dòng)。 ▲特殊功能： JTAG編程、擺率控制 ▲有 4個(gè)引腳可直接驅(qū)動(dòng)周邊總線中 4個(gè)全局信號(hào)，（內(nèi)部邏輯也可驅(qū)動(dòng)這 4個(gè)全局信號(hào)）。比快速通道更短延遲和更小偏移。 66 IO單元結(jié)構(gòu)圖 67 FPGA／ CPLD結(jié)構(gòu)與原理（增） FIEX10K內(nèi)部結(jié)構(gòu) (4)嵌入式陣列塊（ Embedded Array Block, EAB) 是在輸入、輸出口上帶有寄存器的 RAM塊，是由一系列的嵌入式 RAM單元構(gòu)成。 ▲每個(gè) EBA可提供 2048個(gè)位，字長(zhǎng)可配置 , 每個(gè) EBA是獨(dú)立結(jié)構(gòu)，但具有共同的輸入、互聯(lián)與控制信號(hào)； ▲可非常方便地實(shí)現(xiàn)規(guī)模不太大的 RAM、 ROM、 FIFO或雙口 RAM等功能塊； ▲做實(shí)現(xiàn)計(jì)數(shù)器、譯碼器、狀態(tài)機(jī)、乘法器、微控制器、DSP等復(fù)雜邏輯時(shí)，每個(gè) EBA可貢獻(xiàn) 100~600個(gè)等效門(mén)； ▲可單獨(dú)使用，也可組合使用。 68 FPGA／ CPLD結(jié)構(gòu)與原理（增） FIEX10K內(nèi)部結(jié)構(gòu) 嵌入式陣列塊 EAB 的字長(zhǎng)是可配置的 256x8 512x4 1024x2 2048x1 256x8 256x8 512x4 512x4 256x16 512x8 EAB的大小靈活可變 通過(guò)組合 EAB 可以構(gòu)成更大的模塊 ,不需要額外的邏輯單元，不引入延遲 69 FPGA／ CPLD結(jié)構(gòu)與原理（增） FIEX10K內(nèi)部結(jié)構(gòu) 嵌入式陣列塊 輸出時(shí)鐘 D RAM/ROM 256x8 512x4 1024x2 2048x1 D D D 寫(xiě)脈沖電路 輸出寬度8 , 4 , 2 , 1 數(shù)據(jù)寬度8 , 4 , 2 , 1 地址寬度 8,9,10,11 寫(xiě)使能 輸入時(shí)鐘 用 EAB構(gòu)成不同結(jié)構(gòu)的 RAM和 ROM 70 FPGA／ CPLD結(jié)構(gòu)與原理（增） FIEX10K內(nèi)部結(jié)構(gòu) 嵌入式陣列塊 VS 非流水線結(jié)構(gòu) ,使用 35個(gè) LE,速度為 34 MHz 流水線結(jié)構(gòu)速度為 100 MHz, EAB 8 8 90 MHz 用 EAB實(shí)現(xiàn)的流水線乘法器操作速度可達(dá) 90 MHz! 實(shí)例 : 4x4 乘法器 + (6 LE) + (6 LE) + (7 LE) 8 LE LE LE LE LE LE LE LE LE LE LE LE LE LE LE LE 71 FPGA／ CPLD結(jié)構(gòu)與原理（增） FIEX10K內(nèi)部結(jié)構(gòu) (5)時(shí)鐘鎖定和時(shí)鐘自舉 ? 時(shí)鐘鎖定 (Clock Lock)電路： 是一個(gè)同步 PLL（鎖相環(huán)），減小時(shí)鐘延遲和偏移，使時(shí)鐘建立時(shí)間和時(shí)鐘到輸出的時(shí)間減到最小。 ? 時(shí)鐘自舉 (Clock Boost)電路： 使用可編程 PLL，建立時(shí)鐘乘法器，時(shí)鐘倍頻低變形，時(shí)鐘樹(shù)形分配網(wǎng)絡(luò)。 為支持高速電路設(shè)計(jì)， FLEX 10K器件提供： Delay Delay Delay Delay CLKIN Phase Delay Control CLKOUT CLKFB Clock Distribution Network 插入不同的延遲，使輸入和輸出時(shí)鐘的上升沿同步。保證時(shí)鐘沿在器件內(nèi)的所有地方同步 72 FPGA與 CPLD的區(qū)別（增） CPLD FPGA 內(nèi)部結(jié)構(gòu) Product－ term Look－ up Table 程序存儲(chǔ) 內(nèi)部 EEPROM SRAM，外掛 EEPROM 資源類(lèi)型 組合電路資源豐富 觸發(fā)器資源豐富 集成度 低 高 使用場(chǎng)合 完成控制邏輯 能完成比較復(fù)雜的算法 速度 慢 快 其他資源 － EAB，鎖相環(huán) 保密性 可加密 一般不能保密 73 FPGA與 CPLD的區(qū)別（增） FPGA采用 SRAM進(jìn)行功能配置，可重復(fù)編程，但系統(tǒng)掉電后， SRAM中的數(shù)據(jù)丟失 。因此，需在 FPGA外加EPROM，將配置數(shù)據(jù)寫(xiě)入其中，系統(tǒng)每次上電自動(dòng)將數(shù)據(jù)引入SRAM中。 CPLD器件一般采用 EEPROM存儲(chǔ)技術(shù)，可重復(fù)編程，并且系統(tǒng)掉電后， EEPROM中的數(shù)據(jù)不會(huì)丟失，適于數(shù)據(jù)的保密。 FPGA器件含有豐富的觸發(fā)器資源，易于實(shí)現(xiàn)時(shí)序邏輯 ， 如果要求實(shí)現(xiàn)較復(fù)雜的組合電路則需要幾個(gè) LAB結(jié)合起來(lái)實(shí)現(xiàn)。 CPLD的與或陣列結(jié)構(gòu)，使其適于實(shí)現(xiàn)大規(guī)模的組合功能，但寄存器 資源相對(duì)較少 (1K左右 ) ，適用于控制密集型系統(tǒng)； FPGA邏輯能力較弱但寄存器多（ 100多 K），適于數(shù)據(jù)密集型系統(tǒng)。 74 FPGA/CPLD測(cè)試技術(shù)（增） 1 、內(nèi)部邏輯測(cè)試 內(nèi)部邏輯測(cè)試是 CPLD/FPGA應(yīng)用設(shè)計(jì)可靠性的重要保證。這需要在設(shè)計(jì)時(shí)加入用于測(cè)試的部分邏輯，及進(jìn)行可測(cè)性設(shè)計(jì)（ Design For Test, DFT)，在設(shè)計(jì)完成后對(duì)關(guān)鍵邏輯測(cè)試。 掃描寄存器技術(shù)： 把關(guān)鍵邏輯中的普通寄存器用測(cè)試掃描寄存器代替，測(cè)試時(shí)可動(dòng)態(tài)的監(jiān)測(cè)、分析其狀態(tài)，甚至加以激勵(lì)信號(hào)，改變狀態(tài)。 嵌入式邏輯分析儀技術(shù)： 在 PLD中嵌入專(zhuān)門(mén)的邏輯功能模塊，與 EDA軟件配合實(shí)現(xiàn)。如 Altera的 Signal II 技術(shù)。 存在問(wèn)題：覆蓋率問(wèn)題。對(duì)于小型邏輯電路，邏輯測(cè)試覆蓋率可達(dá)很高，甚至 100%，但對(duì)復(fù)雜數(shù)字系統(tǒng)設(shè)計(jì)，內(nèi)部覆蓋率不可能達(dá)到 100%，必須尋求更有效的方法解決。 75 FPGA/CPLD測(cè)試技術(shù)（增） 2 、 JTAG邊界掃描測(cè)試 20世紀(jì) 80年代，聯(lián)合測(cè)試行動(dòng)組（ Joint Test Action Group, JTAG)開(kāi)發(fā)了 IEEE 邊界掃描測(cè)試技術(shù)規(guī)范。 該規(guī)范提供了有效的測(cè)試引線間隔致密的電路板集成電路芯片的能力。 大多數(shù) CPLD/FPGA器件遵守 IEEE規(guī)范，并為 IO引腳以及專(zhuān)用配置引腳提供了邊界掃描測(cè)試（ Board Scan Test, BST)能力。 76 FPGA/CPLD測(cè)試技術(shù)（增） 2 、 JTAG邊界掃描測(cè)試 邊界掃描測(cè)試（ BST)提供一個(gè)串行掃描路徑，能捕獲器件核心邏輯的內(nèi)容，或者測(cè)試遵循 IEEE規(guī)范的器件之間的引腳連接情況。邊界掃描單元從引腳或器件核心邏輯信號(hào)中捕獲數(shù)據(jù)，強(qiáng)行加入的測(cè)試數(shù)據(jù)串行移入邊界掃描單元，捕獲的數(shù)據(jù)串行移出，并在器件外對(duì)數(shù)據(jù)進(jìn)行分析處理。 邊界掃描電路結(jié)構(gòu) 77 FPGA/CPLD測(cè)試技術(shù)（增） 2 、 JTAG邊界掃描測(cè)試 JTAG BST（ IEEE邊界掃描測(cè)試 )規(guī)定了一個(gè)四線串行接口（第五條線是可選的），該接口稱(chēng)作測(cè)試訪問(wèn)端口（ TAP），正常的操作過(guò)程中，邊界掃描電路無(wú)效。在 JTAG BST模式時(shí)激活設(shè)備的掃描邏輯，進(jìn)行測(cè)試或系統(tǒng)編程。 78 FPGA/CPLD測(cè)試技術(shù)（增） 2 、 JTAG邊界掃描測(cè)試 邊界掃描技術(shù)的優(yōu)點(diǎn) PC成為完整的測(cè)試系統(tǒng)，成本低，開(kāi)發(fā)時(shí)間短及通用硬件； 硬件設(shè)計(jì)過(guò)程中，可以精確地評(píng)估測(cè)試的有效范圍 ； 實(shí)現(xiàn)在線編程，簡(jiǎn)化庫(kù)存管理和生產(chǎn)線集成編程步驟。 邊界掃描語(yǔ)言（ BSDL）是 VHDL語(yǔ)言子集，可軟件描述器件測(cè)試屬性，生成測(cè)試文件，便于測(cè)試分析、失效分析。 79 FPGA/CPLD產(chǎn)品概述（增） 大的 PLD生產(chǎn)廠家 80 FPGA/CPLD產(chǎn)品概述（增） Altera 主流 FPGA/CPLD芯片 2. FLEX系列 FPGA 采用連續(xù)式互聯(lián)和 SRAM工藝 集成度 1~25萬(wàn)門(mén) 基于查找表的邏輯結(jié)構(gòu)，嵌入式存儲(chǔ)器塊 為 DSP設(shè)計(jì)最早推出的 FPGA 1. MAX系列 CPLD 采用 E2PROM EPROM工藝 ,編程數(shù)據(jù)可永久保存，可加密 集成度 數(shù)百 ~2萬(wàn)門(mén) 基于乘積項(xiàng)的邏輯結(jié)構(gòu) ISP在線編程，支持 JTAG邊界掃描測(cè)試 3. ACEX系列 FPGA 用 、 6層金屬連線的 SRAM工藝， 。 基于查表結(jié)構(gòu)， 3萬(wàn) ~幾十萬(wàn)門(mén)集成度 專(zhuān)為通訊（如 xDSL、調(diào)制解調(diào)器、路由器等）、音頻處理等應(yīng)用推出。 81 FPGA/CPLD產(chǎn)品概述（增） Altera 主流 FPGA/CPLD芯片 4. APEX II系列 FPGA ， 2023年推出 集成度 3~150萬(wàn)門(mén) 采用多核結(jié)構(gòu)，針對(duì)系統(tǒng)級(jí)設(shè)計(jì)，適合高速數(shù)據(jù)通訊等場(chǎng)合 5. MAX II系列 CPLD falsh工藝 ,2023年底推出 采用 FPGA結(jié)構(gòu) ,配置芯片集成在內(nèi)部 ,和普通 PLD一樣上電即可工作 內(nèi)部集成用戶 8Kbits串行 EEPROM ，高可靠性，適于通用的低密度邏輯應(yīng)用環(huán)境 6. Cyclone（颶風(fēng)）系列 FPGA 低成本 FPGA系列 ,是目前主流產(chǎn)品 ,中等規(guī)模 FPGA,2023年推出 , 支持嵌入 Nios II系列處理器、 DSP、各種存儲(chǔ)器，提供專(zhuān)用外部存儲(chǔ)器接口 支持串行、總線和網(wǎng)絡(luò)接口及各種通信協(xié)議 支持單端 I/O標(biāo)準(zhǔn)和差分 I/O技術(shù)，片內(nèi) PLL管理片內(nèi)外時(shí)鐘 82 FPGA/CPLD產(chǎn)品概述（增） Altera 主流 FPGA/CPLD芯片 7. Stratix II系列 FPGA 側(cè)重于高性能應(yīng)用 ,容量大 ,性能能滿足各類(lèi)高端應(yīng)用 采用 TSMC 90nm低絕緣工業(yè)技術(shù)的 300mm圓晶制造 采用革新性的邏輯結(jié)構(gòu)，基于自適應(yīng)邏輯模塊 (ALM)，面積小性能高。 專(zhuān)用串行 /解串電路：實(shí)現(xiàn) 1Gbps源同步 I/O信號(hào) 提供外部存儲(chǔ)器接口：包括 DDR2 SDRAM RLDRAM QDRⅡ SRAM 內(nèi)嵌增強(qiáng) DSP塊，適合高速數(shù)字信號(hào)處理 多達(dá) 12個(gè)片內(nèi) PLL，支持器件時(shí)鐘 管理。 提供多達(dá) 9Mbit存儲(chǔ)器，性能達(dá) 370MHz,支持混合數(shù)據(jù)寬度和混合時(shí)鐘模式 支持遠(yuǎn)程系統(tǒng)升級(jí)，用于可靠和安全的在系統(tǒng)升級(jí)和差錯(cuò)修復(fù)。 83 FPGA/CPLD產(chǎn)品概述（增） Altera宏功能塊及 IP核 隨著百萬(wàn)門(mén)級(jí) FPGA的推出，單片系統(tǒng)成為可能。 Altera提出了可編程芯片系統(tǒng)（ System On a Programmable Chip,SOPC），即將一個(gè)完整系統(tǒng)集成在一個(gè)芯片內(nèi)。為了支持 SOPC的實(shí)現(xiàn)，提供了眾多高性能宏模塊、 IP核及系統(tǒng)集成等完整解決方案。 數(shù)字處理類(lèi)： DSP、 FIR濾波器、 FFT等 圖像處理類(lèi)：數(shù)字視頻用的壓縮、過(guò)濾等， JPEG壓縮，離散余弦變換等 通信類(lèi)：信道編解碼、快速傅里葉、數(shù)字調(diào)制解調(diào)等 接口類(lèi)： PCI、 USB、 CAN等總線接口， SDRAM控制器、 IEEE394接口等 處理器及外圍功能模塊：嵌入式處理器、微控制器、 CPU核、 UART等 84 FPGA/CPLD產(chǎn)品概述（增） Altera FPGA的配置方式及器件 兩類(lèi)配置下載方式：主動(dòng)配置方式和被動(dòng)配置方式。 主動(dòng)配置方式：由 FPGA器件引導(dǎo)配置過(guò)程，主動(dòng)從外部專(zhuān)用存儲(chǔ)芯片中獲得配置數(shù)據(jù)。每次加電時(shí)， FPGA都進(jìn)行主動(dòng)配置。 配置芯片內(nèi)容是將設(shè)計(jì)所得 POF格式文件用編程器燒錄而成。 被動(dòng)配置方式