【正文】 標(biāo)，所以在版圖設(shè)計時要加以考慮。尤其在高速 VLSI設(shè)計中，引線的寄生電阻和寄生電容已經(jīng)成為不可忽略的因素。l 在硅柵 MOS電路中，要用到鋁線、多晶硅連線和擴(kuò)散連線三重布線，它們的主要性質(zhì)列于表 ，可見，鋁線電流容量最大，電阻最小，因此在電路的互相連接上盡可能采用鋁線，特別是電源線和地線。電源線 和 采用水平鋁線，盡量不交叉，如必須交叉時需用短而粗的多品硅線。各類互連線引起寄生電容也列于表 (設(shè)寬度均為10 um)。擴(kuò)散條連線由于其電容較大，漏電流也較大，所以盡量少用，當(dāng)必須采用時，擴(kuò)散條只能用于短連線。 l 寄生電容會影響 MOS系統(tǒng)的開關(guān)速度，這些寄生電容來自與 MOS管相關(guān)聯(lián)的電容以及金屑、多晶、和擴(kuò)散電阻等形成的互連線的寄生電容，一個 CMOS邏輯門的輸出端總的負(fù)載電容包括：l (a)柵電容：接到輸出端的后級各個輸入門的柵極上。l (b)擴(kuò)散電容：接到輸出端的漏極。l (c)布線電容：輸出和其他輸入之間的互連線。l 了解分布性負(fù)載電容的來源及變化規(guī)律，對設(shè)計無疑是必要的。 l 1．版圖設(shè)計步驟l (1)確定最小單元電路l 根據(jù)所設(shè)計電路的特點，將最小的單元電路確定下來，例如：以 CMOS為結(jié)構(gòu)的大規(guī)模電路，最小單元電路可以是CMOS倒相器，也可以是門電路．甚至最小單元可以是以門電路構(gòu)成的存儲器。所謂最小單元就是構(gòu)成該電路的基本重復(fù)單元。當(dāng)然有時在電路設(shè)計時，最小基本單元可確定為多個，而且多個基本單元的規(guī)模和形式也可以完全不同。l (2)選擇圖形尺寸l 選擇圖形尺寸主要考慮兩方面的限制，即 MOS的工藝水平和電學(xué)特性限制。工藝限制包括：制版精度、光刻精度、擴(kuò)散水平等等；電學(xué)限制為：源揭穿通擊穿電壓、鋁線的最大電流密度、 PN結(jié)耗盡區(qū)反偏時的擴(kuò)展以及寄生電容等等引起的最小尺寸限制，從而確定設(shè)計規(guī)則的選擇。l (3)畫出版圖草圖l (4)依照尺寸比例繪制正式圖l (5)按規(guī)則檢查版圖l 需要提出的是：版圖繪制成以后，要嚴(yán)格、反復(fù)檢查，在運用 ICCAD軟件設(shè)計時．應(yīng)進(jìn)行 DRC、 ERC和版圖參數(shù)提取后的仿真，才能正式制版。另外在所設(shè)計的電路版圖之外．應(yīng)該加上一些供測試用的樣管、樣阻和對版標(biāo)記等，以便將來電路生產(chǎn)出來以后，用這些樣管進(jìn)行測試，檢查經(jīng)過生產(chǎn)工藝以后，器件特性是否滿足設(shè)計指標(biāo)。l 2．版圖設(shè)計實例l 用 CMOS電路分別實現(xiàn)二輸入或非門和二輸入與非門，其電路圖分別如圖 (a)、 (b)所示。由電路圖可以看出，二輸入與非門：兩個 N管為串聯(lián)，兩個 P管為并聯(lián)，二輸入或非門：兩個 P管為串聯(lián)，兩個 N管為并聯(lián)。假設(shè)電路開關(guān)特性要求對稱，即：上升時間 等于下降時間 ，則版圖結(jié)構(gòu)是不對稱的。通常稱為有比例的版圖設(shè)計。l 對于并聯(lián)的 MOS管，其等效導(dǎo)電因子 等于單個 MOS管的導(dǎo)電因子，這是因為并聯(lián)MOS管的最壞情況時一個 MOS管導(dǎo)通，這時常數(shù) 最大，對于串聯(lián) MOS管，其等效因子 等于單個 MOS管的導(dǎo)電因子的 （ 為串聯(lián) MOS管的個數(shù)）。所以，對于串聯(lián)、并聯(lián) MOS管支路，在版圖設(shè)計時，可以把它等效成一個反相器來確定溝道的寬長比。若 則 ，一般來說，在同一工藝下： 。l 對于 NAND2：l 若：l 則l 對于 NOR2：l 若：l 則根據(jù)以上的計算，按照設(shè)計規(guī)則， CMOS二輸入與非門和二輸入或非門的版圖示意圖分別為圖（ a）、（b）和 （ a）、（ b）所示。其中圖（ b）的版圖面積比圖（ a）的版圖面積更為緊湊。 雙極和 MOS集成電路比較 l 對于所要完成的電路性能，是采用雙極還是采用 MOS集成電路來實現(xiàn)，需要根據(jù)工序的多少、互連線的難易、集成度的大小以及電路的工作頻率和功耗等方面的要求和需要來定。在這一節(jié)中，我們將雙極與MOS電路進(jìn)行比較。 l 在制造 MOS晶體管時，因為源和漏可以同時擴(kuò)散，因此只需要擴(kuò)散一就可以了，在制作雙極集成電路時，必須擴(kuò)散隱埋層、隔離結(jié)、基區(qū)和發(fā)射區(qū)，故擴(kuò)散工序至少四次。在每一次擴(kuò)散中必須使用擴(kuò)散掩模、氧化、光刻以及抗觸劑的涂覆與去除。所以制造所需要的工序和時間。雙極要比 MOS集成電路多多。l 集成電路成品率與制造工序和高溫次數(shù)成反比。制造工序多，硅片上引入的缺陷也多，若缺陷密度為 D，電路面積為 A，則集成電路成品率與兩者關(guān)系為： l 在集成電路中，互連線所占面積對整個芯片面積來講是相當(dāng)可觀的。面 MOS的互連線面積與雙極相比要小得多。又因為MOS電路的輸出阻抗高，與雙極電路相比，可以在較低的電流下工作，因而它的互連線寬度可以比雙極電路窄，芯片面積可以減小。另外，采用硅柵的 MOS電路，摻雜多晶硅仍能部分地作為互連線，為電路的布局和布線創(chuàng)造了有利的條件。l (a)對于雙極晶體管而言，一般要采用 PN結(jié)隔離，芯片面積圍需要元器件隔離面增加。面 MOS晶體管備端點總是靠反向偏置的 PN結(jié)工作，因此無需隔離。因而一般雙極電路的集成度比 M貼電路低得多。一般一個 MOS晶體管的面積僅為雙極晶體管的 1／ 4左右。漏和源的擴(kuò)散層還可以用作多層布線，故 MOS比雙極集成度高。同時由于可用 MOS電路擴(kuò)散層作引線， MOS電路的接觸孔也比雙極小，所以 MOS電路的可靠性也得到提高。l (b)雙極電路中的 I2L為目前集成度最高的電路，一般即使采用最小尺寸為 7um的工藝，仍有 200門／ mm2高集成度，并且最小延遲時間為 30 ns，每門電流范圍為 — ，因此是雙極電路中員有前途的集成電路。 l 對于跨導(dǎo) 雙極晶體管跨導(dǎo)與工作電流成比例面與器件尺寸無關(guān)。而對 MOS晶體管來講， 取決于尺寸和遷移率。另外，因為漏與襯底之間有輸出電容，因而開關(guān)速度不能提高。又因 較小，所以 MOS不宜用在過高速度和過大電流的場合。至今為止， MOs晶體管在速度的提高和功率的增大方面還有待于進(jìn)一步發(fā)展。l 基于以上原因，雙極和 MOS的兼容工藝和技術(shù)逐步成熟，例如 BiMOS (BiCMOS)電路是將雙極和 MOS電路共同集成在同一芯片上的結(jié)構(gòu)。這可取兩者長處，使電路達(dá)到最佳性能。謝謝觀看 /歡迎下載BY FAITH I MEAN A VISION OF GOOD ONE CHERISHES AND THE ENTHUSIASM THAT PUSHES ONE TO SEEK ITS FULFILLMENT REGARDLESS OF OBSTACLES. BY FAITH I BY FAI