數(shù)字邏輯電路與系統(tǒng)設(shè)計(jì)第三章-資料下載頁(yè)
2025-08-05 07:34本頁(yè)面
【正文】 輸出 與輸入輸出端口分開(kāi)定義，在邏輯功能描述部分定義 僅在一個(gè)模塊內(nèi)部有效 1 ENTITY fig2 IS 2 PORT(a,b,c : IN BIT。 3 y: OUT BIT)。 4 END fig2。 5 ARCHITECTURE ckt OF fig2 IS 6 SIGNAL m :BIT。 7 BEGIN 8 m=a AND b。 9 y=m OR c。 10 END ckt。 SIGNAL是關(guān)鍵字，定義 m為中間信號(hào) 并行賦值語(yǔ)句 VHDL描述邏輯電路的進(jìn)程形式 進(jìn)程語(yǔ)句（ PROCESS）是 VHDL常用的子結(jié)構(gòu)描述語(yǔ)句 以 2輸入與非門(mén)為例 ： 1 LIBRARY IEEE。 2 USE 。 3 ENTITY nand2 IS 4 PORT(a,b: IN STD_LOGIC。 5 y: OUT STD_LOGIC)。 6 END nand2。 庫(kù)說(shuō)明語(yǔ)句 使用包集合的說(shuō)明語(yǔ)句 實(shí)體描述部分 7 ARCHITECTURE nand2_l OF nand2 IS 8 BEGIN 9 PROCESS (a,b) 10 VARIABLE tmp:STD_LOGIC_VECTOR(1 DOWNTO 0)。 11 BEGIN 12 tmp:=aamp。b。 13 CASE tmp IS 結(jié)構(gòu)體描述部分 PROCESS (敏感信號(hào)表 ) 敏感信號(hào)參數(shù) a和 b 變量定義語(yǔ)句，定義 tmp為新的變量 “: =”為變量賦值符號(hào)?！?amp?！睘椴⒅眠\(yùn)算符 條件選擇語(yǔ)句 14 WHEN”00”=y=’1’。 15 WHEN”01”=y=’1’。 16 WHEN”10”=y=’1’。 17 WHEN”11”=y=’0’。 18 WHEN OTHERS=y=’X’。 19 END CASE。 20 END PROCESS。 21 END nand2_l。 輸出狀態(tài)不定 進(jìn)程結(jié)束語(yǔ)句
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