soc設(shè)計(jì)-資料下載頁
2025-08-04 18:43本頁面
【正文】 具忽略 initial程序塊 ， 并將產(chǎn)生警告 ?在綜合過程中 ， 工具將忽略電路中的延時(shí)語句 利用綜合進(jìn)行代碼質(zhì)量檢查 ?作為一個(gè)前端設(shè)計(jì)工程師 ， 在 RTL代碼編寫好后 ， 無論是否負(fù)責(zé)代碼的綜合 ， 在提交 RTL代碼之前 ， 都應(yīng)該檢查RTL代碼的可綜合性 ? 在綜合的 log file中 ， 可能有出錯(cuò)的警告嗎 ？ 是否逐條檢查了這些警告 ？ ? 在綜合的 log file中 ， 除了會(huì)報(bào)出 RTL的問題外 ， 還會(huì)報(bào)出約束條件是否存在的問題 ? 在時(shí)序分析報(bào)告中 ， 哪里是設(shè)計(jì)的關(guān)鍵路徑 ？ 它們是設(shè)計(jì)者所想得到的嗎 ？ 不滿足時(shí)序要求的原因明顯嗎 ？ 能通過簡單修改代碼就解決嗎 ？ 能隔離這條路徑或者它是一大堆邏輯中的一部分嗎 ？ ? 在設(shè)計(jì)中有多少路徑違反了時(shí)序約束 ， 違反了多少 ， 這是對(duì)結(jié)果質(zhì)量的度量 ， 也是對(duì) “ 還有多少工作要做 ” 的度量 。 ? 這些違反時(shí)序的路徑是否是公用起始點(diǎn)或終止點(diǎn) ? 關(guān)鍵路徑里包含多少級(jí)邏輯單元 內(nèi)容大綱 ?編寫 RTL代碼之前的準(zhǔn)備 ?可綜合 RTL代碼編寫指南 ?調(diào)用 Synopsys DesignWare來優(yōu)化設(shè)計(jì) 調(diào)用 Synopsys DesignWare優(yōu)化設(shè)計(jì) ? DesignWare是由 Synopsys公司提供的 IP庫 ， 其中的Foundation IP中包含很多設(shè)計(jì)中經(jīng)常會(huì)用到的功能單元 ， 這些功能單元是用特定的架構(gòu)實(shí)現(xiàn)的 ?使用 Synopsys的綜合工具時(shí)調(diào)用 DesignWare中的 IP進(jìn)行綜合 ， 能獲得更優(yōu)的結(jié)果 ， 如速度更快或面積更小等 ? DesignWare在綜合時(shí)的調(diào)用可以是自動(dòng)的 ， 也可以是手工的 ?手工的方法是指在 RTL代碼編寫時(shí)將選用的 DesignWare單元 “ 隱含 ” 進(jìn)去 ， 這樣在綜合時(shí)就能夠選用指定的DesignWare了 Operator Inference module my_adder (a,b,sum)。 input a, b, c。 output sum。 // synopsys resource r0 // map_to_module = DW01_add // implementation = cla // ops = al assign sum= a+b。 endmodule Component Instantiation module my_adder(a,b,ci,co,sum)。 input a,b,ci。 output co,sum。 // synopsys dc_script_begin // set_implementation cla adder // synopsys dc_script_end DW01_add (1) adder( .A(a), .B(b), .CI(ci), .SUM(sum), .CO(co))。 endmodule DesignWare 2022版 function IP庫與 2022版區(qū)別 Q amp。 A
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