【正文】 ‘ 0?， ‘ 1?， ‘ 1?， ‘ 1?） WHEN input =“1010”ELSE （ ‘ 1?， ‘ 1?， ‘ 1?， ‘ 1?， ‘ 1?， ‘ 0?， ‘ 0?） WHEN input =“1011”ELSE （ ‘ 0?， ‘ 1?， ‘ 1?， ‘ 1?， ‘ 0?， ‘ 0?， ‘ 1?） WHEN input =“1100”ELSE （ ‘ 1?， ‘ 0?， ‘ 1?， ‘ 1?， ‘ 1?， ‘ 1?， ‘ 0?） WHEN input =“1101”ELSE （ ‘ 1?， ‘ 1?， ‘ 1?， ‘ 1?， ‘ 0?， ‘ 0?， ‘ 1?） WHEN input =“1110”ELSE （ ‘ 1?， ‘ 1?， ‘ 1?， ‘ 0?， ‘ 0?， ‘ 0?， ‘ 1?） WHEN input =“1111”ELSE （ ‘ 0?， ‘ 0?， ‘ 0?， ‘ 0?， ‘ 0?， ‘ 0?， ‘ 0?） ； 滅燈 END rtl。 在上例中 ， 七段顯示譯碼器有一個輸入端口 input和一個輸出端口 output。 輸入端口 input是一個 四位總線 ， 表示 3到 0的四位邏輯向量 ， 表示輸入是一個四位二進制數(shù) 。 輸出端口output也以總線形式表示 ， 它表示 6到 0的 7位邏輯向量 ， 表示輸出是一個七位二進制數(shù) ， 以驅(qū)動共陰極顯示七段數(shù)碼管 。 在上例的結(jié)構(gòu)體中，用一個條件代入語句來完成所有狀態(tài)的顯示譯碼 。在保留字 WHEN的前面是驅(qū)動顯示數(shù)碼管的七位位矢量， WHEN的后面是譯碼的條件。需要說明的是 條件信號代入語句中的書寫順序不是固定的，位置是可以任意顛倒的，他們并不表示執(zhí)行的先后順序，實際上他們是并發(fā)執(zhí)行的。 (3) 選擇信號代入語句 選擇信號代入語句的書寫格式為： WITH 表達式 SELECT 目的信號 = 表達式 1 WHEN 條件 1； 表達式 2 WHEN 條件 2； 表達式 3 WHEN 條件 3； ┇ 表達式 n WHEN 條件 n； VHDL在執(zhí)行選擇信號代入語句時， 目的信號是根據(jù)表達式的當(dāng)前值來進行表達式代入的 。 當(dāng)表達式的值符合某個條件時，就把該條件前的表達式代入目的信號 ；當(dāng)表達式的值不符合條件時，語句就繼續(xù)向下判斷，直到找到滿足的條件為止。選擇信號代入語句與 case語句相類似，都是對表達式進行測試，當(dāng)表達式的值不同時，將把不同的表達式代入目的信號。需要注意的是，選擇信號代入語句與 case語句一樣， 必須把表達式的值在條件中都列出來，否則編譯將會出錯。 下面的例子是一個采用 選擇信號代入語句 描述的選通 8位總線的四選一多路選擇器 。 例 : LIBRARY IEEE。 USE IEEE. 。 ENTITY mux4 IS PORT（ d0： IN STD_LOGIC_VECTOR (7 DOWNTO 0)； d1： IN STD_LOGIC_VECTOR (7 DOWNTO 0)； d2： IN STD_LOGIC_VECTOR (7 DOWNTO 0)； d3： IN STD_LOGIC_VECTOR (7 DOWNTO 0)； s0： IN STD_LOGIC； s1： IN STD_LOGIC； q： OUT STD_LOGIC_VECTOR (7 DOWNTO 0)） ； END mux4； ARCHITECTURE rtl OF mux4 IS SIGNAL b： STD_LOGIC_VECTOR (1 DOWNTO 0)；； BEGIN b = s1 amp。 s0； WITH b SELECT 用 b進行選擇 q = d0 WHEN “00”； d1 WHEN “01”； d2 WHEN “10” d3 WHEN OTHERS； 上面 4條語句是并行執(zhí)行的 END rtl； 并行過程調(diào)用語句 過程調(diào)用語句 在進程內(nèi)部執(zhí)行時 ， 它是一種順序語句 ；過程調(diào)用語句在結(jié)構(gòu)體的進程之外出現(xiàn)時 ， 它作為并發(fā)語句的形式出現(xiàn) 。 作為并行過程調(diào)用語句 ， 在結(jié)構(gòu)體中他們是并行執(zhí)行的 ， 其執(zhí)行順序與書寫順序無關(guān) 。 并行過程調(diào)用語句的一般書寫格式如下： PROCEDURE 過程名 （ 參數(shù) 1；參數(shù) 2； ┄ ） IS [定義語句 ]； 變量定義 BEGIN [順序處理語句 ] END 過程名； 下例是一個 取三個輸入位矢量最大值 的功能描述 ， 在它的結(jié)構(gòu)體中使用了兩個并行過程調(diào)用語句 。 LIBRARY IEEE。 USE IEEE. 。 USE IEEE. 。 ENTITY max IS PORT（ in1： IN STD_LOGIC_VECTOR (7 DOWNTO 0)； in2： IN STD_LOGIC_VECTOR (7 DOWNTO 0)； in3： IN STD_LOGIC_VECTOR (7 DOWNTO 0)； q： OUT STD_LOGIC_VECTOR (7 DOWNTO 0)） ； END max； ARCHITECTURE rtl OF max IS PROCEDURE maximun（ a， b： IN STD_LOGIC_VECTOR； SIGNAL c： OUT STD_LOGIC_VECTOR） IS VARIABLE temp： STD_LOGIC_VECTOR (a?RANGE)； BEGIN temp矢量長度與 a相同 IF (a b) THEN temp ： = a； ELSE temp ： = b； END IF； c = temp； END maximun； SIGNAL tmp1， tmp2： OUT STD_LOGIC_VECTOR(7 DOWNTO 0)； BEG maximun（ in1， in2， tmp1） ； maximun（ tmp1， in3， tmp2） ； q = tmp2； END rtl； 并行斷言語句的書寫格式為： ASSERT 條件 [REPORT 報告信息 ] [SEVERITY 出錯級別 ] 并行斷言語句的書寫格式與順序斷言語句的書寫格式相同。順序斷言語句只能用在進程、函數(shù)和過程中， 而 并行斷言語句用在結(jié)構(gòu)體中 。任何并行斷言語句都對應(yīng)著一個等價的被動進程語句，被動進程語句沒有輸出，因此 并行斷言語句的執(zhí)行不會引起任何事件的發(fā)生，只是在斷言條件為“ false”時給出一條信息報告。 例 : LIBRARY IEEE。 USE IEEE. 。 USE IEEE. 。 ENTITY example IS END example； ARCHITECTURE behave OF example IS SIGNAL b： STD_LOGIC_VECTOR(1 DOWNTO 0)； BEGIN ASSERT FALSE REPORT“This entity is a example to descript assert statement” SEVERITY NOTE； END behave； 參數(shù)傳遞語句 參數(shù)傳遞語句 （ GENERIC） 主要用來傳遞信息給設(shè)計實體的某個具體元件 ， 如用來定義端口寬度 、 器件延遲時間等參數(shù)后并將這些參數(shù)傳遞給設(shè)計實體 。 使用參數(shù)傳遞語句易于使設(shè)計具有通用性 ， 例如 ， 在設(shè)計中有一些參數(shù)不能確定 ， 為了簡化設(shè)計和減少 VHDL程序的書寫 ， 我們通常編寫通用的 VHDL程序 。 在設(shè)計程序中 ， 這些參數(shù)是待定的 ， 在模擬時 ， 只要用 GENERIC語句將待定參數(shù)初始化即可 。 參數(shù)傳遞語句的書寫格式為： GENERIC（ 類屬表 ） ； 例 : LIBRARY IEEE。 USE IEEE. 。 ENTITY and2 IS GENERIC（ DELAY： TIME： = 10 ns） ； PORT（ a： IN STD_LOGIC； b： IN STD_LOGIC； c： OUT STD_LOGIC） ； END and2； ARCHITECTURE behave OF and2 IS BEGIN c = a AND b AFTER（ DELAY） ； END behave； 元件例化語句 元件例化就是 將預(yù)先設(shè)計好的設(shè)計實體定義為一個元件 ， 然后利用映射語句將此元件與當(dāng)前設(shè)計實體中的指定端口相連 ， 從而為當(dāng)前設(shè)計實體引入了一個低一級的設(shè)計層次 。 在結(jié)構(gòu)體中 ， 描述只表示元件 （ 或模塊 ） 和元件 （ 或模塊 ） 之間的互連 ， 就象網(wǎng)表一樣 。 當(dāng)引用庫中不存在的元件時 ， 必須首先進行元件的創(chuàng)建 ， 然后將其放在工作庫中 ， 通過調(diào)用工作庫來引用元件 。 在 引用元件時 ， 要先在結(jié)構(gòu)體中說明部分進行元件的說明 ， 然后在使用元件時進行元件例化 。 元件例化語句也是一種并行語句 ， 各個例化語句的執(zhí)行順序與例化語句的書寫順序無關(guān) ， 而是按照驅(qū)動的事件并行執(zhí)行的 。 在進行元件例化時 ， 首先要進行例化元件的說明 ， 元件說明部分使用 COMPONENT語句 ， COMPONENT語句用來說明在結(jié)構(gòu)體中所要調(diào)用的模塊 。 如果所調(diào)用的模塊在元件庫中并不存在時 ， 設(shè)計人員必須首先進行元件的創(chuàng)建 ， 然后將其放在工作庫中通過調(diào)用工作庫來引用該元件 。 COMPONENT語句的一般書寫格式如下： COMPONENT 引用元件名 [GENERIC 參數(shù)說明 ； ] PORT 端口說明 ； END COMPONENT； 元件說明語句 在上面的書寫結(jié)構(gòu)中，保留字 COMPONENT后面的“引用元件名”用來指定要在結(jié)構(gòu)體中例化的元件，該元件必須已經(jīng)存在于調(diào)用的工作庫中； 如果在結(jié)構(gòu)體中要進行參數(shù)傳遞，在 COMPONENT語句中，就要有傳遞參數(shù)的說明 ，傳遞參數(shù)的說明語句以保留字 GENERIC開始；然后是端口說明，用來對引用元件的端口進行說明；最后以保留字 END COMPONENT來結(jié)束 COMPONENT語句。 如果在結(jié)構(gòu)體中要引用上例中所定義的帶延遲的二輸入與門 ， 首先在結(jié)構(gòu)體中要 用 COMPONENT語句對該元件進行說明 ， 說明如下： COMPONENT and2 GENERIC（ DELAY： TIME） ； PORT（ a： IN STD_LOGIC； b： IN STD_LOGIC； c： OUT STD_LOGIC） ； END COMPONENT； 用 COMPONENT語句對要引用的元件進行說明之后 ， 就可以在結(jié)構(gòu)體中對元件進行例化以使用該元件 。 元件例化語句的書寫格式為： 標(biāo)號名 ： 元件名 [GENERIC MAP（ 參數(shù)映射 ） ] PORT MAP（端口映射）； 標(biāo)號名 是此元件例化的唯一標(biāo)志 ， 在結(jié)構(gòu)體中標(biāo)號名應(yīng)該是唯一的 ， 否則編譯時將會給出錯誤信息；接下來就是映射語句 ， 映射語句就是把元件的參數(shù)和端口與實際連接的信號對應(yīng)起來 ， 以進行元件的引用 。 VHDL提供了兩種映射方法： 位置映射 和 名稱映射 。 位置映射 就是 PORT MAP語句中實際信號的書寫順序與 COMPONENT語句中端口說明中的 信號書寫順序保持一致 ，如下例所示： 位置映射示例 ： LIBRARY IEEE。 USE IEEE. 。 ENTITY example IS PORT（ in1， in2： IN STD_LO