【導(dǎo)讀】編/譯碼進(jìn)行實(shí)現(xiàn)。由于在EDA的軟件平臺(tái)QUARTUSⅡ上不能處理雙極性的信。號(hào)，因此對(duì)HDB3碼的編/譯碼的實(shí)現(xiàn)分為：軟件部分和硬件部分。實(shí)現(xiàn)單極性到雙極性的轉(zhuǎn)換；采用AD790和SE5539實(shí)現(xiàn)雙極性到單極性的轉(zhuǎn)換。最后，通過(guò)仿真，驗(yàn)證了方案的正確性。Keywords：HDB3；Modeling；VHDL；Encoding/Decoding；QUARTUSⅡ。第二章EDA輔助設(shè)計(jì)工具的介紹···························································3

　　

【正文】 DEHDB3_OUT_H 輸出為 0，同理，可以推出當(dāng) HDB3_IN0時(shí)， DEHDB3_OUT_H 輸出為 1，達(dá)到檢測(cè)“ 1”的目的，整合電路，最終得到檢測(cè)“ +1”和“ 1”的功能。由此可知當(dāng) 輸入 “ +1” 輸出的是 01，輸入 “ 1” 時(shí)輸出的是 10，輸入 “ 0” 時(shí)輸出的是 00。 +U1AD 7902371 45 8+U2 AD 7902371 45 8U 3A74LS041 2R1510 OhmR21K47K RR41K+ 5V+ 5V5V+ 5V+ 5V 5V+ 1V+ 5VH D B3_I N D EH D B3_OU T _LC10. 1uFC20. 1uF+U4 SE55391148103D11N 40071 2D21N 40071 2R5 36KR6150 OhmR 1036KD3 1N 4148D4 1N 4148D EH D B3_OU T _H5V+ 5V 圖 譯碼的硬件實(shí)現(xiàn)部分 基于 VHDL 譯碼器的實(shí)現(xiàn) 基于 VHDL 譯碼器的流程圖 根據(jù)譯碼器的譯碼原理，可以得到實(shí)現(xiàn)譯碼的程序流程如圖 。 根據(jù)圖示可以看出， HDB3 碼的譯碼器比較的簡(jiǎn)單，在其程序模塊中，只有計(jì)“ +1” 計(jì)數(shù)器 COUNT01，計(jì)“ 1”計(jì)數(shù)器 COUNT10 和一個(gè) 5 位的移位寄存器所組成。 HDB3 碼譯碼器的程序設(shè)計(jì) 依據(jù)圖 可知，譯碼器的程序設(shè)計(jì)的難點(diǎn)是在于設(shè)計(jì)一個(gè)五位的移位寄存器，本程序中的移位寄存器是采用標(biāo)準(zhǔn)邏輯量來(lái)實(shí)現(xiàn)的，與前面的編碼器是采 用 D 論文資料集中營(yíng) 基于 VHDL 的 HDB3 碼編碼器與解碼器的設(shè)計(jì) HDB3碼譯碼器的建模與實(shí)現(xiàn) 21 圖 HDB3 碼譯碼器程序流程圖 觸發(fā)器來(lái)實(shí)現(xiàn)的略有不同，現(xiàn)給出 HDB3 碼譯碼器的部分代碼，完整的代碼請(qǐng)參見(jiàn)附錄二。 PROCESS(CLK,CLR) BEGIN IF(CLK39。EVENT AND CLK=39。139。)THEN IF(CLR=39。139。)THEN COUNT01=0。 COUNT10=0。 REG0=39。039。 REG1=39。039。 REG2=39。039。 REG3=39。039。 REG4=39。039。 ELSE IF(HDB3_DATA=01)THEN +1 IF(COUNT01=1)THEN 101 ???????????? END IF。 論文資料集中營(yíng) 基于 VHDL 的 HDB3 碼編碼器與解碼器的設(shè)計(jì) HDB3碼譯碼器的建模與實(shí)現(xiàn) 22 ELSIF(HDB3_DATA=10)THEN 1 IF(COUNT10=1)THEN COUNT01=0。 COUNT10=0。 ???????? REG4=REG3。 V ELSE COUNT01=0。 COUNT10=1。 REG0=39。139。 REG1=REG0。 REG2=REG1。 REG3=REG2。 REG4=REG3。 1 END IF。 ELSE COUNT01=COUNT01。 COUNT10=COUNT10。 REG0=39。039。 ?????? END IF。 END IF。 END IF。 END PROCESS。 DEHDB3=REG4。 END ARCHITECTURE BEHAV。 在本譯碼程序中，由于需要根據(jù)現(xiàn)在狀態(tài)決定過(guò)去狀態(tài)的事件，為了實(shí)現(xiàn)這一個(gè)結(jié)果，本程序中設(shè)計(jì)了一個(gè)五位移位寄存器來(lái)寄存過(guò)去的狀態(tài)即將輸出的狀態(tài)，為了輸入的是“ +1”還是“ 1”和達(dá)到扣 V 扣 B 的功能，在本譯碼程序中設(shè)計(jì)了一個(gè)計(jì) “ +1” 計(jì)數(shù)器 COUNT01 和一個(gè)計(jì) “ 1” 計(jì)數(shù)器 COUNT10 來(lái)對(duì)輸 入的信號(hào)進(jìn)行計(jì)數(shù)判斷，最終達(dá)到對(duì) HDB3 碼進(jìn)行譯碼的目的。例如在模塊中的代碼： IF(HDB3_DATA=01)THEN +1 IF(COUNT01=1)THEN 101 COUNT01=0。 基于 VHDL 的 HDB3 碼編碼器與解碼器的設(shè)計(jì) HDB3碼譯碼器的建模與實(shí)現(xiàn) 23 COUNT10=0。 REG0=39。039。 REG1=39。039。 REG2=39。039。 REG3=39。039。 REG4=REG3。 當(dāng)輸入代碼為 01 時(shí)，判斷計(jì)“ +1”計(jì)數(shù)器是 COUNT01 否為 2，即為偶數(shù)，此段代碼前面計(jì)數(shù)器 COUNT01 計(jì)數(shù)到有奇數(shù)個(gè)“ +1”，則再加上這個(gè)“ +1”則為偶數(shù)，所以此時(shí)對(duì)所有寄存器清 0，并把移位寄存器的最高位賦值給輸出緩沖寄存器REG4。 HDB3 碼譯碼器的波形仿真及分析 根據(jù)前面 HDB3 碼的編碼器仿真出來(lái)的波形和代碼，把其輸入到譯碼器的輸入端口，仿真，比較最終輸出的是否與第三章在編碼器仿真時(shí)輸入的代碼一致，一致則譯碼正確，否則錯(cuò)誤。不同輸入序 列譯碼時(shí)仿真波形如圖 ~ 所示。 圖 “ 10000011100001101000001110000110100000111000011”時(shí) 譯 碼 輸出 圖 “ 1100110011001100110……” 時(shí) 譯 碼 輸出 論文資料集中營(yíng) 基于 VHDL 的 HDB3 碼編碼器與解碼器的設(shè)計(jì) HDB3碼譯碼器的建模與實(shí)現(xiàn) 24 圖 “ 10000000110000000100110010000011001100000100100” 時(shí) 譯 碼 輸出 由仿真波形可以得出： HDB3_DATA： 010000011100001101000001110000110100000111…… DEHDB3： 000000000000000000000000000000000000000000?? HDB3_DATA： 01100110011001100110…… DEHDB3： 11111111111111111111…… HDB3_DATA： 010000000110000000100110010000011001100000100100 DEHDB3： 010000000110000000100110010000011001100000100100 從圖 ~圖 可知 ，其輸出的波形 與根據(jù) HDB3 譯碼規(guī)則算出的代碼一致；從碼元的輸入到譯碼的輸出的延遲為 ， 滿足實(shí)時(shí)通信對(duì)延遲的要求。 并且從 QUARTUSⅡ 的編譯時(shí)可知，此譯碼模塊的占用邏輯單元為 10，對(duì)邏輯單元的占用率小于 1%，占用引腳為 5，這與編碼器引腳的占用一致，而對(duì)于存儲(chǔ)單元的占用為 0，可知此譯碼器的資源的占用相當(dāng)少，便于以后的系統(tǒng)升級(jí)與優(yōu)化 。 小結(jié) 本章主要介紹 HDB3 碼譯碼的建模與實(shí)現(xiàn)，由于 HDB3 碼的譯碼比較簡(jiǎn)單，在其譯碼系統(tǒng)中并沒(méi)有采用模塊化的設(shè)計(jì)，又由于在 EDA 的平臺(tái)上并不能處理負(fù)信號(hào)，因此，在整個(gè) HDB3 碼的譯碼系統(tǒng)中只有兩部分： HDB3 碼譯碼的硬件部分和HDB3 碼的軟件部分。從仿真結(jié)果來(lái)看，正確實(shí)現(xiàn)了 HDB3 碼的譯碼過(guò)程。論文資料集中營(yíng) 基于 VHDL的 HDB3碼編碼器與解碼器的設(shè)計(jì) 結(jié)束語(yǔ) 25 第五章 結(jié)束語(yǔ) 本畢業(yè)設(shè)計(jì)采用 FPGA 芯片 EPF10K20TC1444 為硬件平臺(tái)，以美國(guó) Altera 公司的 QUARTUSⅡ?yàn)檐浖脚_(tái)，根據(jù) HDB3 碼的編譯碼原理，基于 VHDL 硬件描述性語(yǔ)言，采用“至頂向下”的方法來(lái)對(duì) HDB3 碼進(jìn)行建模。此種設(shè)計(jì)方法就是把一個(gè)復(fù)雜的系統(tǒng)分成幾個(gè)部分，再把每部分劃分成若干子模塊，各模塊獨(dú)立進(jìn)行設(shè)計(jì)，采用這種模塊化設(shè)計(jì)，有利于提高工作效率。同時(shí)在系統(tǒng) 仿真校驗(yàn)時(shí)，若發(fā)現(xiàn)不符合要求，只要查找出有問(wèn)題的模塊，修改一次，則使該系統(tǒng)有問(wèn)題的模塊得到更正，從而解決了由此模塊產(chǎn)生的系統(tǒng)錯(cuò)誤。 對(duì)于 HDB3 編 /譯碼實(shí)現(xiàn)部分，在其編碼模塊的硬件電路中，本畢業(yè)設(shè)計(jì)采用CD74HC4052 四選一數(shù)模選擇器來(lái)實(shí)現(xiàn)，對(duì)于其譯碼模塊的硬件電路中，為了能夠滿足實(shí)時(shí)通信的要求，本畢業(yè)設(shè)計(jì)采用了 AD790 和 SE5539 這兩種高速的電壓比較器來(lái)實(shí)現(xiàn)；在 HDB3 碼編 /譯碼的軟件部分，使用 EDA 的硬件描述性語(yǔ)言 VHDL對(duì) HDB3 碼進(jìn)行代碼的編譯和仿真，從仿真的結(jié)果來(lái)看，其建模是正確的。 在本 畢業(yè)設(shè)計(jì)開(kāi)發(fā)過(guò)程中由于采用高級(jí)硬件編程語(yǔ)言下載到編程器件的設(shè)計(jì)實(shí)現(xiàn)過(guò)程，相對(duì)于在 DSP 平臺(tái)或硬件電路來(lái)實(shí)現(xiàn)代碼的編譯碼，大大縮短了開(kāi)發(fā)周期，增強(qiáng)了硬件設(shè)計(jì)的靈活性和可移植性，也避免了專(zhuān)用集成電路設(shè)計(jì)的高風(fēng)險(xiǎn)。采用時(shí)序仿真的驗(yàn)證方法，基本可以保證設(shè)計(jì)的可靠性。 本畢業(yè)設(shè)計(jì)采用以 FPGA 為硬件平臺(tái)，基于 VHDL 語(yǔ)言對(duì) HDB3 碼的編 /譯碼的實(shí)現(xiàn)具有如下的優(yōu)勢(shì)： ① 使用 VHDL 語(yǔ)言對(duì) HDB3 碼的編譯碼，相對(duì)于采用硬件電路來(lái)實(shí)現(xiàn)，可以對(duì)其采用模塊化的設(shè)計(jì)，簡(jiǎn)化了系統(tǒng)設(shè)計(jì)的難度，降低了工程人員的工作強(qiáng)度。 ② 可以在 VHDL 的軟件 QUARTUSⅡ上對(duì) HDB3 碼的編譯碼代碼進(jìn)行調(diào)試，正確后才下載到硬件平臺(tái)上，節(jié)省了系統(tǒng)開(kāi)發(fā)的成本。 ③ 現(xiàn)在電子技術(shù)發(fā)展的速度非常迅速，從而導(dǎo)致了在現(xiàn)實(shí)中系統(tǒng)的更新?lián)Q代的速度很快，而采用以 FPGA 為硬件平臺(tái)的設(shè)計(jì)的系統(tǒng)性能優(yōu)越，功能緊湊，擴(kuò)展性好，對(duì)于系統(tǒng)的升級(jí)，只需對(duì)芯片中的程序代碼進(jìn)行更新。本文基于 FPGA 的HDB3 編 /譯碼的建模與實(shí)現(xiàn)方法具有一定的通用性，可以用到其它基帶碼型的編 /譯碼實(shí)現(xiàn)場(chǎng)合。 基于 VHDL 的 HDB3 碼編碼器與解碼器的設(shè)計(jì) 參考文獻(xiàn) 26 參考文獻(xiàn) [1] 樊昌信，張甫翎，徐炳祥，吳成柯．通信原理 [M]．北京：國(guó)防工業(yè)出版社， ， 96～100. [2] 譚會(huì)生，張昌凡． EDA 技術(shù)及應(yīng)用 [M]．西安：西安科技大學(xué)出版社， 2020． 4， 1～ 90． [3] 丁明威，黃培中．用自頂向下方法設(shè)計(jì)復(fù)接分接器 [J]．通信技術(shù)， 2020，（ 8） : 107～ 109． [4] 曾烈光．復(fù)接系統(tǒng)定時(shí)的數(shù)字提取技術(shù)及其性能 [J]．通信學(xué)報(bào)， 1999． 6（ 12） : 91～ 93． [6] 段吉海，黃智偉．基于 CPLD/FPGA 的數(shù)字通信系統(tǒng)建模與實(shí)現(xiàn) [M]．北京：電子工業(yè)出版社， 2020． 5， 72～ 106． [7] 陳波． EDA 技術(shù)在電子設(shè)計(jì)中的應(yīng) 用 [J]．電力學(xué)報(bào)， 2020， 25（ 6） :71～ 73． [8] 勞有蘭 ． 基于 FPGA 時(shí)分復(fù)用數(shù)字基帶通信系統(tǒng)的設(shè)計(jì) [J]． 廣西工學(xué)院學(xué)報(bào)， 2020， 6（ 9） : 34～ 37． [9] 王樂(lè)毅． EDA 設(shè)計(jì)技術(shù)與方法 PLD 與 EDA 工具 [J]．青島：青島化工學(xué)院學(xué)報(bào)， 2020，54（ 23） : 339～ 343． [10] 林敏，方穎立． VHDL 數(shù)字系統(tǒng)設(shè)計(jì)與高層次綜合 [J]．信息時(shí)代， 2020， 5(6): 122～ 130. [11] 童詩(shī)白，華成英．模擬電子技術(shù)基礎(chǔ) [M]．北京：高等教育出版社， 2020． 4， 417～ 425，440～ 442． [12] 孫占華，吳靖． NRZ 偽隨機(jī)碼序列同步時(shí)鐘提取 [J]．?dāng)?shù)字通信， 1999， 1(4） : 1～ 3． [13] 張少鋒．基于單片 FPGA 的數(shù)字復(fù)接系統(tǒng)設(shè)計(jì) [J]．現(xiàn)代電子技術(shù)， 2020， 25(22)： 1～ 3．基于 VHDL 的 HDB3 碼編碼器與解碼器的設(shè)計(jì) 致謝 27 致 謝 基于 FPGA 的 HDB3 編譯碼的建模與實(shí)現(xiàn) 附錄一 28 附錄一 HDB3 碼編碼器完整源程序 本程序在添加破壞符號(hào) V 時(shí)用 39。1139。表示 39。V39。,00 表示 0,01 表示 1 添加符號(hào) B 時(shí)用 00 表示 0,01 表示 1,10 表示 B 最終輸出時(shí)是以 11 表示 +1,00 表示 1,10 表示 0 LIBRARY IEEE。 USE 。 ENTITY ENHDB3 IS PORT(CODEIN : IN STD_LOGIC。 CLK : IN STD_LOGIC。 CLR : IN STD_LOGIC。 CODEOUT : OUT STD_LOGIC_VECTOR(1 DOWNTO 0))。 END ENTITY ENHDB3。 ARCHITECTURE RTL OF ENHDB3 IS SIGNAL CODEOUTV: STD_LOGIC_VECTOR(1 DOWNTO 0)。 SIGNAL COUNT0: INTEGER:=0。 SIGNAL S0: STD_LOGIC_VECTOR(4 DOWNTO 0):=00000。 SIGNAL COUNT1: INTEGER RANGE 1 DOWNTO 0。 0 表示在 V 之間有偶數(shù)個(gè) 1,1 表示在 V 之間有奇數(shù)個(gè) 1 SIGNAL CODEOUTB: STD_LOGIC_VECTOR(1 DOWNTO 0)。 SIGNAL S1: STD_LOGIC_VECTOR(4 DOWNTO 0):=00000。 SIGNAL CLKB: STD_LOGIC。 SIGNAL S3: STD_LOGIC_VECTOR(1 DOWNTO 0)。 SIGNAL FLAGOB: INTEGER RANGE 2 DOWNTO 0。 SIGNAL FLAGOV: INTEGER RANGE 2 DOWNTO 0。 SIGNAL FIRSTV: INTEGER RANGE 1 DOWNTO 0。 SIGNAL FIRST_1: STD_LOGIC。 SIGNAL CO