【導讀】的工程名為“5896_BasGate”。設(shè)計代碼文件名1：要求同上，即“”。測試平臺文件名：自己定義。//模塊一：2輸入與門、或門、與非、或非、異或門各一，輸入信號，將波形窗口背景設(shè)為白色．．，調(diào)整窗口至合適大。小，使波形能完整顯示，對窗口截圖．．。延遲約為300ps左右。分析是否有出現(xiàn)競爭冒險。延遲時間約為4500ps左右，無競爭冒險。74HC138、74HC153、74HC85、74HC283、74HC4511相應(yīng)的設(shè)計、綜合及仿真。6），驗證A、B的比較結(jié)果。值情況均需包括）。+芯片名，如74HC148芯片文件命名為“”。

　　

【正文】 reg [7:0]LED。 reg cot。 reg [7:0]led_r。 always@(posedge CLK) begin if(RST) cot=0。 else begin led_r=839。b01010101。 if(cot==0) LED=led_r。 else LED=led_r1。 cot=cot+1。 end end endmodule //跑馬燈模式二 module led2(RST,CLK,LED)。 input RST,CLK。 output [7:0]LED。 34 reg [7:0]LED。 reg dir。 reg [2:0]cot。 reg [7:0]led_r。 always@(posedge CLK) begin if(RST) begin cot=0。 dir=0。 end else begin if(!dir) begin if(cot==0) begin led_r=839。b00000001。 LED=led_r。 end else LED=(LED1)+led_r。 if(cot==7) dir=~dir。 cot=cot+1。 end else begin if(cot==0) begin led_r=839。b11111110。 LED=led_r。 end else LED=LED1。 if(cot==7) dir=~dir。 cot=cot+1。 end end end endmodule //跑馬燈模式 3 35 module led3(RST,CLK,LED)。 input RST,CLK。 output [7:0]LED。 reg [7:0]LED。 reg [7:0]led_r,led_l。 reg [1:0]cot。 reg dir。 always@(posedge CLK) begin if(RST) begin cot=0。 dir=0。 end else begin if(!dir) begin if(cot==0) begin led_r=839。b00000001。 led_l=839。b10000000。 end else begin led_r=(led_r1)|led_r。 led_l=(led_l1)|led_l。 end LED=led_r|led_l。 if(cot==3) dir=~dir。 cot=cot+1。 end else begin if(cot==0) begin led_r=839。b11111110。 led_l=839。b01111111。 end else begin led_r=led_r1。 36 led_l=led_l1。 end LED=led_ramp。led_l。 if(cot==3) dir=~dir。 cot=cot+1。 end end end endmodule //跑馬燈模式四 module led4(RST,CLK,LED)。 input RST,CLK。 output [7:0]LED。 reg [7:0]LED。 reg [7:0]led_r。 reg [2:0]cot。 always@(posedge CLK) begin if(RST) cot=0。 else begin if(cot==0) begin led_r=839。b00000001。 LED=led_r。 end else if(cot3) LED=(LED1)+led_r。 else LED=LED1。 cot=cot+1。 end end endmodule （ 2） SmartDesign 的連線圖 37 （ 3）功能仿真波形圖 （ 4）綜合結(jié)果 RTL 圖 38 （ 5）引腳分配 I/O Attribut Editor 截圖 （ 6）燒錄。燒錄后連線，給老師檢查。 39 四位數(shù)碼管掃描顯示 學號末 4 位 （ 1）各功能模塊代碼（每個功能模塊請加注釋介紹功能） module choose(A1,A2,A3,A4,S,Y)。 //四選一選擇器，選擇輸出哪個寄存器 input [3:0]A1,A2,A3,A4。 input [1:0]S。 output [3:0]Y。 reg [3:0]Y。 always@(A1,A2,A3,A4,S) begin case (S) 0:Y=A1。 1:Y=A2。 2:Y=A3。 3:Y=A4。 endcase end endmodule //2— 4 譯碼器，將 2 位計數(shù)器的值譯碼用于選通顯示端 module decoder2_4(IN,OUT)。 input [1:0]IN。 output [3:0]OUT。 reg [3:0]OUT。 integer I。 always@(IN) begin for(I=0。I=3。I=I+1) if(IN==I) OUT[I]=0。 else OUT[I]=1。 end endmodule //74HC4511 module HC4511(LE,BI,LT,A,Y)。 input LE,BI,LT。 input [3:0]A。 output [6:0]Y。 reg [6:0]Y。 always@(LE,BI,LT,A) begin if(!LT) Y=739。b1111111。 else if(!BI) 40 Y=0。 else if(LE) Y=Y。 else case (A) 439。d0:Y=739。b1111110。//數(shù)字按 abcdefg 順序 439。d1:Y=739。b0110000。 439。d2:Y=739。b1101101。 439。d3:Y=739。b1111001。 439。d4:Y=739。b0110011。 439。d5:Y=739。b1011011。 439。d6:Y=739。b1011111。 439。d7:Y=739。b1110000。 439。d8:Y=739。b1111111。 439。d9:Y=739。b1111011。 439。d10:Y=739。b1110111。 439。d11:Y=739。b0011111。 439。d12:Y=739。b1001110。 439。d13:Y=739。b0111101。 439。d14:Y=739。b1001111。 439。d15:Y=739。b1000111。 default:。 endcase end endmodule （ 2） SmartDesign 的連線圖 （ 3）功能仿真波形圖 41 （ 4）綜合結(jié)果 RTL 圖 （ 5）引腳分配 I/O Attribut Editor 截圖 42 （ 6）燒錄。燒錄后連線，給老師檢查。