【正文】 換器及高速比較器，可作為全數(shù)字編程控制的頻率合成器和時(shí)鐘發(fā)生器。外 接精密時(shí)鐘源時(shí)，ＡＤ９８５１可以產(chǎn)生一個(gè)頻譜純凈、頻率和相位都可以編程控制且穩(wěn)定性 很好的模擬正弦波，這個(gè)正弦波能夠直接作為基準(zhǔn)信號(hào)源，或通過其內(nèi)部高速比較器轉(zhuǎn) 換成方波出，作為靈敏時(shí)鐘產(chǎn)生器洶“”。 ＡＤ９８５１主要特性如下： ｌ：單電源工作（＋２．７～＋５．２５ｖ）： ２：工作溫度范圍一４５～８５℃； 長春工業(yè)大學(xué)碩士學(xué)位論文 ３：低功耗，在１８０ＭＨｚ系統(tǒng)時(shí)鐘下，功率為５５５ｍＷ。電源設(shè)置有休眠狀態(tài)，在該狀態(tài) 下，功率為４ｍＷ； ４：接口簡單，可用８位并行口或串行口直接輸入頻率、相位控制數(shù)據(jù)； ５：內(nèi)含６倍參考時(shí)鐘倍乘器，可避免對外部高速參考時(shí)鐘振蕩器的需要，減小了由 于外部頻率源過高而可能產(chǎn)生的相位噪聲； ６：頻帶寬，正常輸出工作頻率范圍為Ｏ～７２ＭＨｚ： ７：頻率分辨率高，其創(chuàng)新式高速ＤＤＳ碼可接受３２位調(diào)頻字，使得它在１８０ＭＨｚ系 統(tǒng)時(shí)鐘下輸出頻率的精度可達(dá)０．０４Ｈｚ； ８：相位可調(diào)，可接收來自單片機(jī)的５位相位控制字。 ２、ＡＤ９８５ｌ引腳功能 ＡＤ９８５１為２８引腳表貼元件，ｈ１）９８５１的各引腳功能如下表： 表３．２ 引腳 ｌ ２ ｈＤ９８５１引腳名稱及功能 引腳 １５ 名稱 功能 名稱 ＶＩＮＮ ＶＩＮＰ ＤＡｃＢＰ ＡＶＤＤ 功能 內(nèi)部比較器的負(fù)向輸入端 內(nèi)部比較器正向輸出端 ＤｈＣ旁路連接端 模擬電源（＋５ｖ） 模擬地 ?；パa(bǔ)”ＤＡＣ輸出 內(nèi)部ＤＡＣ輸出端 復(fù)位 數(shù)字電源（＋５ｖ） 數(shù)字地 １６ Ｄ３一Ｄ０ ３ ４ ５ 數(shù)據(jù)線 １７ １８ 啪 ．ＰＶＣＣ Ｗ ＣＬＫ ６倍參考時(shí)鐘倍乘器地 ６倍參考時(shí)鐘倍乘器電源 字裝入信號(hào)，上升沿有效 １９ ２０ ＡＧＮＤ ６ ７ Ｉ伽ＴＢ ＩＯＵＴ ＲＥＳＥＴ ＤｖＤＤ ２１ ２２ ２３ ２４ ２５ ２６ ２７ ８ ９ １０ １１ １２ ＦＱ＿ＵＤ ＲＥＦｃＬＯＣＫ ＡＧＮＤ 頻率更新控制信號(hào)，上升沿?cái)?shù)據(jù)有效 外部參考時(shí)鐘輸入 模擬地 模擬電源（＋５Ｖ） ＤＧＮＤ ＡｖＤＤ ＲＳＥＴ ＶＯＵＴＮ ＶＯＵＴＰ ＤＡＣ外部復(fù)位連接端 內(nèi)部比較器負(fù)向輸出端 內(nèi)部比較器正向輸出端 Ｄ７一Ｄ４ 數(shù)據(jù)線 １３ １４ ２８ ３、 工作原理 ＤＤＳ即直接數(shù)字合成器，其原理框圖可參見ＡＤ９８５１的結(jié)構(gòu)圖３．１４。它主要包括 相位寄存器、相位全加器、Ｄ／Ａ轉(zhuǎn)換器，相位寄存器和相位全加器構(gòu)成相位累加器。 長春工業(yè)大學(xué)碩士學(xué)位論文 —叫時(shí)鐘倍鬃囂 控制教撼ｌ ６傣參考 贏遽 比較器 叭 轉(zhuǎn)換囂 相位 寄存磊 輸出 ｌ Ｌ————－古成信號(hào) 圖３．１４ ＡＤ９８５１的結(jié)構(gòu)圖 ＡＤ９８５１內(nèi)部的控制字寄存器首先寄存來自外部的頻率、相位控制字，相位累加器 接收來自控制字寄存器的數(shù)據(jù)后決定最終輸出信號(hào)頻率和相位的范圍和精度，經(jīng)過內(nèi) 部Ｄ／Ａ轉(zhuǎn)換器后，所得到的就是最終的數(shù)字合成信號(hào)。如果相位累加器的位數(shù)為Ｎ，相 位控制字的值為目，頻率控制字的位數(shù)為Ｍ，頻率控制字的值為只，系統(tǒng)外部參考時(shí) 鐘頻率為３０１吁Ｉｚ，６倍參考時(shí)鐘倍乘器使能，那么經(jīng)過內(nèi)部６倍參考時(shí)鐘倍乘器后，可得 到ＡＤ９８５１內(nèi)部工作時(shí)鐘Ｂ為１８０Ｊ廿Ｉｚ，此時(shí)最終合成信號(hào)的頻率可由公式（３－－４）來 決定，合成信號(hào)的相位由公式（３—５）來決定。 Ｆ＝凡，ｃ／２“ （３－－４） 口＝２癌＇ｕ／２”（３－－５） ３．５．３ ＡＤ９８５１的控制方式 ＡＤ９８５１內(nèi)部有５個(gè)輸入寄存器，儲(chǔ)存來自外部數(shù)據(jù)總線的３２位頻率控制字，５位 相位控制字，一位６倍參考時(shí)鐘倍乘器使能控制，一位電源休眠功能（ｐｏｗｅｒ ｄｏｗｎ）控 制和一位邏輯０。寄存器接收數(shù)據(jù)的方式有并行和串行兩種方式。 Ｄ膿資Ｄ互焚互曬想 168。騷幾ｎ ｒ］廠１幾ｆ 剛２ 圖３．１５ 廠 并行方式工作時(shí)序圖 并行方式如圖３．１５所示，是通過８位數(shù)據(jù)總線Ｄ０～Ｄ７來完成全部４０位控制數(shù) 長春工業(yè)大學(xué)碩士學(xué)位論文 據(jù)的輸入。復(fù)位信號(hào)ＲＥＳＥＴ有效會(huì)使輸入數(shù)據(jù)地址指針指向第一個(gè)輸入寄存器，Ｗ－ｃＬＫ 上升沿寫入第一組８位數(shù)據(jù)，并把指針指向下一個(gè)輸入寄存器，連續(xù)５個(gè)’ｌ＿．ｃＬＫ上升沿 后，即完成全部４０位控制數(shù)據(jù)的輸入，此后ｗ－ｃ“信號(hào)的邊沿?zé)o效。當(dāng)ＦＱ ＵＤ上升沿 到來之際４０位數(shù)據(jù)會(huì)從輸入寄存器被寫入頻率和相位控制寄存器。更新ＤＤＳ的輸出頻 率和相位，同時(shí)把地址指針復(fù)位到第一個(gè)輸入寄存器，等待著下一組新數(shù)據(jù)的寫入。 串行方式如圖３．１６所示，Ｗ－ｃＬＫ上升沿把引腳Ｄ７上的數(shù)據(jù)按位串行移入到輸入 寄存器，４０位輸入結(jié)束后，任何Ｗ ＣＬＫ上升沿到來都會(huì)造成數(shù)據(jù)順序移出并導(dǎo)致原來數(shù) 據(jù)無效，此時(shí)ＦＱ＿ＵＤ端的上升脈沖就可以使４０位數(shù)據(jù)更新芯片的輸出頻率和相位。 ＤＡＴＡ 剛２ 廠 圖３．１６串行方式工作時(shí)序圖 ３．５．４ ＡＤ９８５１電路連接的設(shè)計(jì) ｈＤ９８５１為８ｂｉｔ并行輸入，可以直接與處理器數(shù)據(jù)總線低８位連接，其Ｗ－ｃＬＫ、ＦＱ＿ＵＤ 與ＦＰＧＡ軟核連接，提供可重新配置功能洶１。圖３．１７是本系統(tǒng)ＡＩ）９８５１的連接圖。由于 本系統(tǒng)要求合成頻率不高，所以，用的是２０姍ｚ的晶振，最高可以合成１２０ＭＨｚ的時(shí)鐘 頻率，產(chǎn)生的頻率覆蓋了短波波段。 圖３．１７處理器與ｈＤ９８５１接口連接圖 長春工業(yè)大學(xué)碩士學(xué)位論文 ３．５．５ ＪＵ）９８５１軟件設(shè)計(jì) ＃ｉｎｃｌｕｄｅ＜ｉｏ．ｈ＞ ＃ｉｎｃｌｕｄｅ（ｉｎｔｅｒｒｕｐｔ．ｈ＞ ＃ｄｅｆｉｎｅ ＣｏｎＰｏｒｔ ＰＯＲＴＣ ＃ｄｅｆｉｎｅ ＣｏｎＤｄｒ ＤＤＲｃ ＃ｄｅｆｉｎｅ ＤＡＴＡ Ｐｃ０ ＃ｄｅｆｉｎｅ168。ＬＫ Ｐｃｌ ＃ｄｅｆｉｎｅ ＦＱ＿ＵＤ ＰＣ２ ＃ｄｅｆｉｎｅ ＳｅｔＤＡＴＡ ０ ＣｏｎＰｏｒｔ Ｊ＝１＜＜ＤＡＴＡ ＃ｄｅｆｉｎｅ ＣＩｒＤＡＴＡ ０ ＣｏｎＰｏｒｔ＆＝’（１＜＜ＤＡＴＡ） ＃ｄｅｆｉｎｅ Ｓｅｔ＇『＿－ｃＬＫ（） ０ ０ ＣｏｎＰｏｒｔ ｌ＝１＜＜ｗ－ｃＬＫ ＃ｄｅｆｉｎｅ ＣｌｒＷ＿ＣＬＫ ＃ｄｅｆｉｎｅ ＳｅｔＦＯ＿ＵＤ ＣｏｎＰｏｒｔ＆＝’（１＜＜＿『－ｃＬＫ） ＣｏｎＰｏｒｔ ｌ＝Ｉ＜＜ＦＱ＿ＵＤ ＃ｄｅｆｉｎｅ ＣｌｒＦＱ＿ＵＤ（） ＣｏｎＰｏｒｔ＆＝’（Ｉ＜＜ＦＱ＿ＵＤ） ｖｏｉｄ ＡＤ９８５１ＷｒｉｔｅＢｙｔｅｓ（ｕｎｓｉｇｎｅｄ ｃｈａｒ＊ｂｙｔｅ） ｛ ｕｎｓｉｇｎｅｄ ｃｈａｒ ｉ，Ｊ，ｔｅｍｐ； ＣＩｒＷ ＣＬＫ（）：／／初始化信號(hào)引腳 ＣｌｒＦＱ＿ＵＤ（）； ｆｏｒ（ｉ＝Ｏｔ ｉ＜５；ｉ＋＋） ｛ ｔｅｍｐ＝ｂｙｔｅ［ｉ］； 。 ｆｏｒ（ｊ＝ｏ：ｊ＜８；ｊ＋＋） ｆ ＣｌｒＷ＿＿ＣＬＫ（）； ｉｆ（ｔｅｍｌ）＆Ｏｘ０１） ＳｅｔＤＡＴＡ（）： ． ｅｌｓｅ ＣｌｒＤＡＴＡ０； ｔｅｍｐ＝ｔｅｍｐ＞＞ｌ； ＳｅｔＷ＿ＣＬＫ０； ｝ ｝ ＣｌｒＷ＿＿ＣＬＫ（）；／／設(shè)置為串行輸入 長春工業(yè)大學(xué)碩士學(xué)位論文 ＳｅｔＦＱ ＵＤ（）； ＳｅｔＦＱ＿ＵＤ（）； ＣｌｒＦＱ＿ＵＤ（）； ｝ ｉｎｔ ｍａｉｎ（ｖｏｉｄ） ｛ ｕｎｓｉｇｎｅｄ ｃｈａｒｔｅｓｔ［５］＝｛ＯｘｆＬ Ｏｘｆｆ，Ｏｘｆｆ，ＯｂＯｌＯｌ００１１，Ｏｂ０００００００１｝；／／５４７ａｅｌ４７ ｉ，ｊ； ｕｎｓｉｇｎｅｄ ｃｈａｒ ＣｏｎＤｄｒ＝Ｏｘｆｆ； ｆｏｒ（ｉ＝Ｏ；ｉ＜２００；ｉ＋＋）／／延時(shí)程序 ｆｏｒ（ｊ＝０；ｊ＜２００；ｊ＋＋）； ＡＤ９８５１ＷｒｉｔｅＢｙｔｅｓ（ｔｅｓｔ）； ／／ＡＤ９８５１ＷｒｉｔｅＢｙｔｅｓ（ｔｅｓｔ）； ／／ＡＤ９８５１ＷｒｉｔｅＢｙｔｅｓ（ｔｅｓｔ）； ｗｈｉｌｅ（１）； ３．６ Ｄ／Ａ轉(zhuǎn)換部分及模擬功放模塊設(shè)計(jì) Ｄ／Ａ選用的時(shí)ＴＩ公司的ＴＬＶ５６１９，這是一種１２ｂｉｔ單通道電壓型Ｄ／Ａ轉(zhuǎn)換器。系 統(tǒng)總的ＡＤ和ＤＡ轉(zhuǎn)換器都以１２ｂｉｔ方式直接和ＦＩＦＯ相連。ＦＩＦＯ采樣的是雙端口ＲＡＭ 構(gòu)架，其讀指針和寫指針是完全分開的，可實(shí)現(xiàn)讀寫操作的完全獨(dú)立，因此，這里選 用ｃｌｆＰＲＥＳＳ公司的ＣＹ７Ｃ４２５。 ＴＬＶ５６１９是美國德州儀器公司較新推出的一種性能價(jià)格比較優(yōu)的１２位Ｄ／Ａ轉(zhuǎn)換芯 片，具有多種封裝形式，適用溫度范圍較寬，其中ＴＬＶ５６１９ＱＤＷ的溫度范圍在一４０ ｏｃ～ １２５０Ｃ。該芯片功耗低，在５Ｖ供電時(shí)，功耗為８ⅢＷ，在３Ｖ供電時(shí)，功耗為４．３ｍＷ，被 設(shè)成低功耗模式時(shí)，功耗僅為５０ｎＷ。轉(zhuǎn)換建立的時(shí)間短，典型時(shí)間為ｌ 會(huì)得到較好的應(yīng)用。 １、ＴＬＶ５６１９的管腳及內(nèi)部結(jié)構(gòu) ‘ＴＬＶ５６１９是１２位電壓輸出型Ｄ／Ａ轉(zhuǎn)換器，它與微處理器采用并行接口，共有２０根 引腳，采用雙列直插式排列，內(nèi)部結(jié)構(gòu)簡圖見圖３．１８。引腳的主要功能簡要說明如下： ｌａ Ｓ。該芯片將 長春工業(yè)大學(xué)碩士學(xué)位論文 圖３．１８ ＴＬＶ５６１９內(nèi)部結(jié)構(gòu) （１）電源類引腳 ‰，１１腳，正電源端，可采用５Ｖ或３Ｖ供電。ＧＮＤ：１４腳：地，ＲＥＦＩＮ；１２腳，參 考電壓輸入端，接基準(zhǔn)電壓，在電源為５Ｖ供電時(shí)，Ｖ。＝２．０４８Ｖ，在電源為３ｖ供電時(shí)， Ｖ。ｒ＝１．０２４Ｖ。 （２）控制類引腳 西，１８腳：片選；一ＷＥ，１７腳：寫允許；面，１６腳，該腳有效時(shí)，１２位輸 入寄存器中數(shù)據(jù)裝入１２位ＤＡＣ鎖存，并通過電阻串ＤＡＣ輸出。葡ｊ，１５腳，低功耗模 式控制引腳，在ＰＤ引腳有效時(shí)，所有緩沖放大器減少輸出電流，可使芯片功耗降至 ５０ｎＷ。 （３）輸入數(shù)據(jù)引腳 Ｄ１１～ＤＯ，１０～１腳、２０～１９腳，輸入的１２位轉(zhuǎn)換數(shù)據(jù)，通過一ＣＳ、一ＷＥ控制。寫 入１２位寄存器，Ｄｌｌ～ＤＯ進(jìn)入１２位輸入寄存器，從而可控制地進(jìn)行１２位ＤＡＣ輸出， 這種結(jié)構(gòu)有效地提高了穩(wěn)定性。 （４）輸出引腳 ＯＵＴ，１３腳，模擬電壓輸出，在供電電源為５ｖ時(shí)，基準(zhǔn)參考電壓 Ｖ。ｆ：２．０４８Ｖ，設(shè)負(fù)載ＲＬ＝２Ｋ Ｑ，滿輸入時(shí)的輸出為Ｖｏ＝４．０９６Ｖ。圖３．１９給出了ＴＬＶ５６１９ 的時(shí)序圖。 ， ’ Ｏ（０—１ １）二二二＞二玉互二）Ｃ二 岙 既 蕊—————————、Ｌ／一 圖３．１９ ＴＬＶ５６１９時(shí)序圖 下面對ＴＬＶ５６１９的Ｄ／Ａ轉(zhuǎn)換過程進(jìn)行說明，當(dāng)片選西有效后，開始時(shí)寫控制線而面 為高電平，處于無效狀態(tài)，使１２位數(shù)據(jù)出現(xiàn)在ＤＩＩ～ＤＯ上，之后將控制線面面變?yōu)榈? 長春工業(yè)大學(xué)碩士學(xué)位論文 電平有效，穩(wěn)定后再使面面變?yōu)楦唠娖?，在而罾的上升延，?shù)據(jù)線上的１２位數(shù)據(jù)Ｄ１１～ Ｄｏ被ＴＬＶ５６１９鎖存。若瓦麗有效，輸出模擬量被同時(shí)更新。由于１２位輸入數(shù)據(jù)被雙 緩沖，可以通過Ｚ瓦面引腳實(shí)現(xiàn)輸出數(shù)據(jù)更新同步。一般情況下，可五ｉ拓將接地， 此時(shí)在每次面云的上升沿，數(shù)據(jù)進(jìn)入器件被鎖存并輸出新的模擬量。 ３．７語音編碼部分設(shè)計(jì) 語音的ＰＣＭ編碼是將模擬的語音信號(hào)轉(zhuǎn)變?yōu)閿?shù)字的語音信號(hào)。它是語音數(shù)字化的 第一步，也是語音壓縮的基礎(chǔ)。一個(gè)ＰＣＭ數(shù)字編碼濾波是用來對語音信號(hào)進(jìn)行數(shù)字化 并且進(jìn)行語音重組。這種器件主要應(yīng)用于電話網(wǎng)絡(luò)之中方便了語音的轉(zhuǎn)換和傳輸。一 旦語音被數(shù)字化，它將會(huì)被轉(zhuǎn)化為數(shù)字信號(hào)或者能被長距離的（ＴＩ，微波，人造衛(wèi)星等） 無衰減傳送。多媒體數(shù)字信號(hào)編碼器是一個(gè)能夠?qū)崿F(xiàn)數(shù)字化語音的模擬數(shù)字轉(zhuǎn)換器ＡＤＣ 編碼器和可以重構(gòu)語音編碼的數(shù)字模擬ＤＡＣ解碼器的縮寫。一片多媒體數(shù)字信號(hào)編碼 器可以實(shí)現(xiàn)Ａ／Ｄ和Ｄ／Ａ的雙重轉(zhuǎn)換…“１。 ３．７．１ ＭＣｌ４ＬＣ５４８０的工作原理及特性 ＭＣｌ４ＬＣ５４８０是Ｍｏｔｏｒｏｌａ公司生產(chǎn)的ｌｌ／Ａ律ＰＣＭ芯片，它有以下特點(diǎn)： ｌ：低功耗，采用５Ｖ供電； ２：低噪聲的全差分模擬電路設(shè)計(jì)； ３：片內(nèi)集成有發(fā)送帶通濾波器和接收低通濾波器； ４：具有ＲＣ預(yù)濾波器后濾波器； ５：輸出可直接推動(dòng)３５０ｆｉ的喇叭； ６：ｐ／Ａ律可選擇。 圖３．２０為Ｍｃｌ４Ｌｃ５４８０脈沖編碼解碼模塊圖。 長春工業(yè)大學(xué)碩士學(xué)位論文 鼽‰ 一 ‰ 咻 ‰晦№ 倍俳ｍ 圖３．２０Ⅵｃ１４Ｌｃ５４８０脈沖編碼解碼模塊圖 采用Ｐ伽Ｃｏｄｅｃ作為Ａ／Ｄ轉(zhuǎn)換接口芯片時(shí)，由于Ｃｏｄｅｃ提供的數(shù)字接口采用８位 壓縮的ｐ律或Ａ律，因此，Ａ／Ｄ變換后得到的壓縮數(shù)據(jù)需要進(jìn)行變換得到線性數(shù)據(jù)才 能進(jìn)行處理；同樣處理器處理后得到的線性數(shù)據(jù)也需要變換位壓縮數(shù)據(jù)才能送給Ｃｏｄｅｃ 進(jìn)行Ｄ／Ａ變換。通常，壓縮數(shù)據(jù)到線性數(shù)據(jù)變換可以采用查表法和計(jì)算法兩種方法， 查表法只要做一個(gè)２５６點(diǎn)