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2025-06-28 08:17本頁面
【正文】 _a_ multiplexer (m)) { num_muxes = 1。 // Count this mux num_muxes += Balance(m。left)。 num_muxes += Balance(m。right)。 if (num_muxes = 3) { if (num_muxes == 4) { Apply transformation shown in Figure 13。 } else if (num_muxes == 5) { Apply transformation shown in Figure 14。 } num_muxes = num_muxes – 3。 } return num_muxes。} else { return 0。 // primary input: 0 muxes}}圖12: 均衡算法均衡中的任何階段，都需要對1到5個2:1復用器進行均衡（從左側分支開始最多兩個，從右側分支開始為兩個，還要算上當前的2:1復用器本身）。1或2個復用器不會形成更多的三聯(lián)，而3個復用器總是能夠形成三聯(lián)。4或5個復用器則需要進行重構，以免剩余無法處理的復用器，這種重構方法在圖13和圖14中示出。5. 算法總結本文引入了復用器樹總線概念，描述了可用來提高壓縮性能的均衡方法，壓縮以效率更高的4:1復用器來替代2:1復用器三聯(lián)。圖15顯示了全部復用器重構算法。Convert_ Multiplexers_to_2:1s ( )Form_Multiplexer_Trees( )Merge_Multiplexer_Trees_into_Busses( )Foreach bus {Balance(bus) // (Minimally rearrange 2:1 into triples)Compress(bus) // (Convert 2:1 triples into efficient 4:1’s)} 圖15: 復用器重構算法復用器重構算法性能依賴于對較大復用器樹總線的識別。由于復用器重構算法在整個總線上分擔控制邏輯，因此，總線越寬，壓縮的效果就越明顯。優(yōu)化會減小復用器樹間的相似性，從而減小所尋找的總線寬度，因此在復用器重構之前，應盡量避免優(yōu)化。復用器重構以分解大的復用器為2:1復用器開始。設計中所有2:。算法的主要部分依次優(yōu)化每一個總線。均衡將2:1復用器重新排列為三聯(lián)，這樣在壓縮階段，每個三聯(lián)能夠重新編碼為效率更高的4:1復用器6. 結果本文所闡述的算法已經(jīng)集成到Altera Quartus II 。Error! Reference source not ，Altera基準測試的面積減小結果。結果表明，一些設計所需的LUT數(shù)量減小了20%，超過40%的設計面積減小了5%以上。%。據(jù)估算，約有25%的LUT被用于實現(xiàn)復用器，而復用器重構僅能優(yōu)化這25%，%意味著復用器平均減少了17%。雖然復用器重構主要集中在減小面積上（例如，減少所需4LUT的數(shù)量），但是對電路速率影響不大，電路平均速率僅降低1%。7. 結論本文闡述了復用器重構算法，該算法能夠?qū)⒃O計中實現(xiàn)復用器所需的4LUT數(shù)量平均減少17%。復用器重構算法的關鍵在于優(yōu)化復用器總線。既使附加了控制邏輯，新優(yōu)化算法仍能夠減小總線上每個比特位的面積。這是由于控制邏輯可以由總線共享，其面積代價可以抵消。壓縮將2:1復用器三聯(lián)轉(zhuǎn)換為有效的4:1復用器。盡管可能需要附加LUT對4:1復用器控制線進行重新編碼，這種代價可以通過采用復用器總線整體壓縮方法來抵消。此外，通過構建最大的復用器樹，可對大量的2:1復用器三聯(lián)進行轉(zhuǎn)換。本文還引入了能夠提高壓縮算法效率的均衡方法。均衡簡單修改復用器結構，將壓縮能夠重新編碼的三聯(lián)數(shù)量最大化。本文描述了面向基于4LUT的FPGA算法，例如Altera Stratix I和Cyclone器件。新的FPGA體系結構可使用不同大小的查找表（如Stratix II體系結構能夠采用6輸入LUT）。可采用本文闡述的方法來進一步減小這些體系結構的面積。這正是當前研究的主題。8. 參考文獻[1] A High Performance 32bit ALU for Programmable Logic. P. Metzgen. Proceedings of the 2004 ACM/SIGDA 12th international symposium on Field Programmable Gate Arrays. Pp 6170. 2004.[2] Logic Optimization Techniques for Multiplexers. J. Stephenson and P. Metzgen. Mentor User2User Conference 2004, \user2user[3] The Stratix Device Handbook(vol 1). Altera Corporation, 2004[4] 1076? IEEE Standard VHDL Language Reference Manual. IEEE Computer Society. IEEE Std 1076?2002.[5] IEEE Standard Verilog174。 Hardware Description Language. IEEE Computer Society. IEEE Std 13642001.
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