【正文】 adio Architecture [J].IEEECommunication Magazine,1995(5).[11] 趙春暉,徐貴賢,[J].信息技術(shù),2003(3). [12] 石蔚,[J]. .[13] 田耘，徐文波，[M].北京：電子工業(yè)出版社，[14] 姜宇柏，[M].北京：機(jī)械工業(yè)出版社，[15] 徐尚中,何東健,[J]..[16] 西瑞克斯（北京）[M].北京：人民郵電出版社，2009[17] Sophocles ,Signal Processing信號處理導(dǎo)論，清華大學(xué)出版社[M]，1999.[18] Marl Cummings, Shinichiro Haruyama. FPGA in the Software Radia[J]. IEEECommunication Magazine.[19] HDL:IC設(shè)計核心技術(shù)實例詳解[M].北京：電子工業(yè)出版社，[20] Cordesses, digital synthesis:A tool for periodic wave generation［J］.IEEE Signal Processing Magazine,2004。21(4):5054.附錄1：FPGA設(shè)計頂層原理圖附錄2：DDS 測試源Verilog HDL代碼`timescale 1ns / 1psmodule mydds(clk,reset,sine,cose)。input clk。input reset。output [15:0] sine。output [15:0] cose。reg [31:0] ADD_A。 //正弦波產(chǎn)生模塊的相位累加器reg [31:0] ADD_B。 //余弦波產(chǎn)生模塊的相位累加器reg [15:0] cose_DR。 //余弦波的查找表地址reg [15:0] sine_DR。 wire [9:0] ROM_A。wire [15:0] cose_D。wire [15:0] sine_D。parameter data=3239。d53687091。assign cose=cose_DR。assign sine=sine_DR。assign ROM_A=ADD_B[31:22]。always @(posedge clk)begin if(!reset) //系統(tǒng)初始化時，默認(rèn)的頻率控制字為0 ADD_A=0。 else ADD_A=data。endalways @(posedge clk)begin if(!reset) ADD_B=0。 else ADD_B=ADD_B+ADD_A。 //ADD_B為累加的結(jié)果endalways @(posedge clk)begin if(!reset) cose_DR=0。 else cose_DR=cose_D。endalways @(posedge clk)begin if(!reset) sine_DR=0。 else sine_DR=sine_D。end//調(diào)用兩個ROM，存儲著余弦波形一個周期的rom_cose cose1(.addra(ROM_A),.clka(clk),.douta(cose_D))。rom_sine sine1(.addra(ROM_A),.clka(clk),.douta(sine_D))。endmodule附錄3: CIC抽取濾波器Verilog HDL代碼`timescale 1ns / 1psmodule cic(clk,rst,d_in,clk_out,d_out)。input clk。input rst。input [15:0] d_in。output clk_out。output [15:0] d_out。reg signed [23:0] i1=2439。b0。reg signed [23:0] i2=2439。b0。reg signed [23:0] i3=2439。b0。reg signed [23:0] i4=2439。b0。reg signed [23:0] i5=2439。b0。reg signed [23:0] c1=2439。b0。reg signed [23:0] c1_temp=2439。b0。reg signed [23:0] c2=2439。b0。reg signed [23:0] c3=2439。b0。reg signed [23:0] c4=2439。b0。reg signed [23:0] sum1=2439。b0。reg signed [23:0] sum2=2439。b0。reg signed [23:0] sum3=2439。b0。reg signed [23:0] sum4=2439。b0。reg [3:0] count=439。b0。reg [2:0] sample=339。b0。reg signed [23:0] d_in_temp=2439。b0。reg signed [15:0] d_out=1639。b0。reg clk_out=0。always @(posedge clk or negedge rst)beginif(!rst)d_in_temp=2439。b0。elsed_in_temp={{8{d_in[15]}},d_in}。endalways @(posedge clk or negedge rst)beginif(!rst) begini1=2439。b0。i2=2439。b0。i3=2439。b0。i4=2439。b0。endelse begini1=i1+d_in_temp。i2=i2+i1。i3=i3+i2。i4=i4+i3。endendalways @(posedge clk or negedge rst) begin if(!rst) begin count=0。 clk_out=0。 end else if(count==439。d3) begin clk_out=1。 count=0。 end else begin count=count+1。 clk_out=0。 endendalways @(posedge clk or negedge rst)beginif(!rst)beginsample=339。d0。c1=2439。b0。sum1 =2439。b0。c2=2439。b0。sum2=2439。b0。c3=2439。b0。sum3=2439。b0。c2=2439。b0。sum4=2439。b0。endelse if(sample==339。d3) beginsample=0。c1=i4。sum1=i4c1。c2=sum1。sum2=sum1c2。c3=sum2。sum3=sum2c3。c4=sum3。sum4=sum3c4。d_out=sum4[23:8]。endelse sample=sample+1。endendmodule附錄4: HB抽取濾波器Verilog HDL代碼`timescale 1ns / 1psmodule hb_2_de(clk,ce,rst,hb_in,hb_out)。parameter order=67。 //濾波器階數(shù)parameter idata_width=16。 //輸入數(shù)據(jù)位寬parameter add_width=17。 //第一次求和處理數(shù)據(jù)位寬parameter mult_width=28。 //相乘后數(shù)據(jù)的寬度parameter hb_tap=66。 //hb抽頭parameter hb_taphalf=33。 //hb抽頭的一半parameter coeff_width=11。 //系數(shù)位寬parameter out_width=27。 //輸出位寬parameter temp_width=39。 //最終求和數(shù)據(jù)位寬//濾波器系數(shù)49parameter b0=1139。d1。 parameter b1=1139。d0。parameter b2=1139。d1。parameter b3=1139。d0。parameter b4=1139。d2。parameter b5=1139。d0。parameter b6=1139。d3。parameter b7=1139。d0。parameter b8=1139。d4。parameter b9=1139。d0。parameter b10=1139。d5。parameter b11=1139。d0。parameter b12=1139。d7。parameter b13=1139。d0。parameter b14=1139。d9。parameter b15=1139。d0。parameter b16=1139。d11。parameter b17=1139。d0。parameter b18=1139。d14。parameter b19=1139。d0。parameter b20=1139。d18。parameter b21=1139。d0。parameter b22=1139。d24。parameter b23=1139。d0。parameter b24=1139。d31。parameter b25=1139。d0。parameter b26=1139。d43。parameter b27=1139。d0。parameter b28=1139。d63。parameter b29=1139。d0。parameter b30=1139。d107。parameter b31=1139。d0。parameter b32=1139。d326。parameter b33=1139。d512。49integer i,j,k。input clk,ce。input rst。input [idata_width1:0] hb_in。output [out_width1:0] hb_out。reg count=0。reg [out_width1:0] hb_out=2739。b0。reg [add_width1:0] hb_in_temp=1739。b0。reg [add_width1:0] shift_buf[hb_tap:0]。reg signed [temp_width1:0] hb_out_temp=3939。b0。49reg signed [add_width1:0] add0=1739。b0。reg signed [add_width1:0] add1=1739。b0。reg signed [add_width1:0] add2=1739。b0。reg signed [add_width1:0] add3=1739。b0。reg signed [add_width1:0] add4=1739。b0。reg signed [add_width1:0] add5=1739。b0。reg signed [add_width1:0] add6=1739。b0。reg signed [add_width1:0] add7=1739。b0。reg signed [add_width1:0] add8=1739。b0。reg signed [add_width1:0] add9=1739。b0。reg signed [ad