【正文】 ITECTURE fhl OF halfadder is BEGIN sO = a XOR b； cO = a AND b； END fhl。 全加器的頂層設(shè)計 LIBRARY IEEE； USE IEEE． STD_LOGIC_1164． ALL； ENTITY fulladder IS PORT (ain， bin， cin： IN STD_LOGIC； cout， sum： OUT STD_LOGIC )； END fulladder； ARCHITECTURE fdl OF fulladder IS COMPONENT halfadder IS PORT ( a， b： IN STD_ LOGIC； co， so ： OUT STD_LOGIC)； END COMPONENT halfadder； SIGNAL d， e， f ： STD_ LOGIC； BEGIN ul： halfadder PORT MAP(a=ain， b=bin，co=d， so=e)； u2： halfadder PORT MAP(a=e, b=cin， co=f，so=sum)； cout=d OR f； END fdl； 類型轉(zhuǎn)換函數(shù) ? VHDL要求每一個常數(shù)、信號、變量、函數(shù)以及設(shè)定的各種參量都必須具有確定的數(shù)據(jù)類型。只有相同數(shù)據(jù)類型的量才能互相傳遞和運算。 函數(shù) 輸入?yún)?shù) 輸出參數(shù) TO_STDLOGIC VECTOR BIT_VECTOR STD_LOGIC _VECTOR TO_BIT STD_LOGIC BIT TO_BIT_VECTOR STD_LOGIC_VECTOR BIT_VECTOR CONV_INTEGER STD_LOGIC_VECTOR INTEGER CONV_STD_ LOGIC_VECTOR INTEGER 數(shù) INTEGER 長度 STD_LOGIC _VECTOR 【 例 713】 利用轉(zhuǎn)換函數(shù) CONV_INTEGER( )完成的 38譯碼罪的設(shè)計 LIBRARY IEEE； USE IEEE． STD_LOGIC_1164． ALL； USE IEEE． STD_LOGIC_UNSIGNED． ALL； ENTITY decoder3to8 IS PORT ( input： IN STD_LOGIC_VECTOR (2 DWNTO 0)； output： OUT STD_LOGIC_VECTOR (7 DOWNTO 0))； END decoder3to8； ARCHITECTURE behave OF decoder3to8 IS BEGIN PROCESS (input) BEGIN output = (OTHERS = ?0? )； output(CONV_INTEGER(input)) = ?l?； END PROCESS； END behave； 生成語句 生成語句有一種復(fù)制作用，它可以生成與某個元件或設(shè)計 單元電路完全相同的一組并行元件或設(shè)計單元電路結(jié)構(gòu)。 生成語句格式： 標(biāo)號： FOR 循環(huán)變量 IN 取值范圍 GENERATE 說明語句； BEGIN 并行語句； END GENERATE[標(biāo)號 ]； 或： 標(biāo)號： IF 條件 GENERATE 說明語句； BEGIN 并行語句； END GENERATE [標(biāo)號 ]； 【 例 714】 利用 GENERATE語句產(chǎn)生如圖的 4D觸發(fā)器。 CLRNPRND QCLRNPRND QCLRNPRND QCLRNPRND QPRNd0CLKCLRNd1d2d3q0q1q2q3LIBRARY ieee； USE ； ENTITY dff_4 IS PORT (clk , clrn , prn : IN std_logic。 d: IN std_logic_vector (0 TO 3 )。 q: OUT std_logic_vector (0 TO 3 ))。 END dff_4。 ARCHITECTURE body OF dff_4 IS COMPONENT dff PORT (d , clk , clrn , prn : IN std_logic。 q : OUT std_logic)。 END COMPONENT。 BEGIN dff4: FOR i IN 3 DOWNTO 0 GENERATE u: dff PORT MAP (d (i), clk, clrn, prn, q (i))。 END GENERATE。 END body。 如果電路的輸入、輸出端是不規(guī)則的，則不規(guī)則部分可用 IFGENERATE語句設(shè)計，規(guī)則部分采用 FORGENERATE設(shè)計。 SIGNAL x : std_logic_vector (0 TO 2 )。 CLRNPRND QCLRNPRND QCLRNPRND QCLRNPRND QPRNACLKCLRNBCLRNPRND QCLRNPRND QCLRNPRND QCLRNPRND QPRNACLKCLRNBshifter : FOR i IN 0 TO 3 GENERATE u1 : IF i = 0 GENERATE dffx : dff PORT MAP (a, clk, clrn, prn, x(i))。 END GENERATE u1。 u23 : IF (i 0 AND i/=(m1)) GENERATE dffx : dff PORT MAP(x (i1), clk , clrn , prn , x(i) )。 END GENERATE u23。 U4 : IF (i=(m1)) GENERATE dffx : dff PORT MAP(x (i1), clk , clrn , prn , b )。 END GENERATE u4。 END GENERATE。