道路交通燈設計verilog-資料下載頁
2025-06-30 08:51本頁面
【正文】 //1 ,06439。b0010: out2=~739。b1011011。 //2 ,5B439。b0011: out2=~739。b1001111。 //3 ,4F439。b0100: out2=~739。b1100110。 //4 ,66439。b0101: out2=~739。b1101101。 //5 ,6D439。b0110: out2=~739。b1111101。 //6 ,7D439。b0111: out2=~739。b0000111。 //7 ,07439。b1000: out2=~739。b1111111。 //8, 7F439。b1001: out2=~739。b1101111。 //9, 6Fdefault: out2=~739。b0111111。 //0 ,3Fendcase endalways @(posedge clk) begin //數(shù)碼管譯碼顯示 case(num2[3:0]) 439。b0000: out3=~739。b0111111。 //0 ,3F439。b0001: out3=~739。b0000110。 //1 ,06439。b0010: out3=~739。b1011011。 //2 ,5B439。b0011: out3=~739。b1001111。 //3 ,4F439。b0100: out3=~739。b1100110。 //4 ,66439。b0101: out3=~739。b1101101。 //5 ,6D439。b0110: out3=~739。b1111101。 //6 ,7D439。b0111: out3=~739。b0000111。 //7 ,07439。b1000: out3=~739。b1111111。 //8, 7F439。b1001: out3=~739。b1101111。 //9, 6Fdefault: out3=~739。b0111111。 //0 ,3Fendcase end always @(posedge clk) begin //數(shù)碼管譯碼顯示 case(num2[7:4]) 439。b0000: out4=~739。b0111111。 //0 ,3F439。b0001: out4=~739。b0000110。 //1 ,06439。b0010: out4=~739。b1011011。 //2 ,5B439。b0011: out4=~739。b1001111。 //3 ,4F439。b0100: out4=~739。b1100110。 //4 ,66439。b0101: out4=~739。b1101101。 //5 ,6D439。b0110: out4=~739。b1111101。 //6 ,7D439。b0111: out4=~739。b0000111。 //7 ,07439。b1000: out4=~739。b1111111。 //8, 7F439。b1001: out4=~739。b1101111。 //9, 6Fdefault: out4=~739。b0111111。 //0 ,3Fendcase end endmodule 2. 設備選擇：五、仿真：：將verilog源程序文件下載到DE2開發(fā)板進行硬件驗證，完成檢測和調試。截圖如下：六、結束語七、參考文獻［1］［M］.北京: 北京航空航天大學出版社,2008［2］（數(shù)字部分）［M］.北京:高等教育出版社，2006［3］徐志軍,［Ｍ］.北京:電子工業(yè)出 版社,2002［4］ ＨDL實用教程［M］.成都:電子科技大學出版社,1999［5］Hyde D Handbook on VerilogHDLComputer Science Department, Bucknell University Lewisburg,199513
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