【正文】 執(zhí)行RETI指令時為低電平 ROM控制器部分控制信號寄存器 signal sMOVXf : std_Logic。 MOVX指令標(biāo)志 signal sPC_AR : std_Logic_Vector(2 downto 0)。 signal sRC_CtrlSig0 : std_Logic_Vector(23 downto 0)。 signal sRC_CtrlSig1 : std_Logic_Vector(23 downto 0)。 signal sRC_CtrlSig2 : std_Logic_Vector(23 downto 0)。 DataBus signal sDataBus0 : std_logic_vector(23 downto 0)。 signal sDataBus1 : std_logic_vector(23 downto 0)。 signal sDataBus2 : std_logic_vector(23 downto 0)。 signal sDataBus3 : std_logic_vector(23 downto 0)。 signal sDataBus4 : std_logic_vector(23 downto 0)。 signal sDataBus5 : std_logic_vector(23 downto 0)。 signal sDataBus6 : std_logic_vector(23 downto 0)。 signal sDataBus7 : std_logic_vector(23 downto 0)。 RAM控制器部分控制信號寄存器 signal sWR: std_logic_vector(23 downto 0)。 signal sRD: std_logic_vector(23 downto 0)。 signal sByteBit: std_logic_vector(23 downto 0)。 signal sPop: std_logic_vector(23 downto 0)。 signal sSubsp: std_logic_vector(23 downto 0)。 signal sPush: std_logic_vector(23 downto 0)。 signal sAddsp: std_logic_vector(23 downto 0)。 signal KeepAdd: std_logic_vector(2 downto 0)。 ALU signal sFetchBank: std_logic_vector(23 downto 0)。 signal sAtotmp2: std_logic_vector(23 downto 0)。 signal sBtotmp1: std_logic_vector(23 downto 0)。 signal sBustotmp1: std_logic_vector(23 downto 0)。 signal sBustotmp2: std_logic_vector(23 downto 0)。 signal sAlutobus: std_logic_vector(23 downto 0)。 signal sAlutoa: std_logic_vector(23 downto 0)。 signal sAlutob: std_logic_vector(23 downto 0)。 signal sFuncode0: std_logic_vector(23 downto 0)。 signal sFuncode1: std_logic_vector(23 downto 0)。 signal sFuncode2: std_logic_vector(23 downto 0)。 signal sFuncode3: std_logic_vector(23 downto 0)。其中，Timing_Name是對各個狀態(tài)的類型定義，考慮到MCS－51指令中最長的指令周期是4各機(jī)器周期，所以這里從C1S1P1開始一直定義到C4S6P2。sRC_CtrlSig0～sRC_CtrlSig2為專門控制信號，均為24位長。在C1S1P2譯碼過程中，譯碼/控制器根據(jù)指令的類型對這幾個信號賦值。在接下來的每個時鐘下降延，將這3個信號逐個逐個取出，組合在一起形成CtrSig信號。sFuncode0～sFuncode0：與sRC_CtrlSig0～sRC_CtrlSig2，用于組合形成Funcode。程序的開始階段對一些信號進(jìn)行初始化操作。在S1P1里檢測中斷，同時讀進(jìn)ROM中的指令。S1P2開始進(jìn)行譯碼，下面是譯碼過程（以NOP和ADD A, R0指令為例）：case InstrCode is 譯碼開始 when 00000000 = NOP Instr_Cycles:=3。 單周期指令 sPC_AR=111。 PC_AR=39。139。 sRC_CtrlSig0=111111111111111111111111。 sRC_CtrlSig1=111111111111111111111111。 sRC_CtrlSig2=111111111111111111111111。 RC_CtrlSig=100。 … when 00101000 = add a, r0 Instr_Cycles:=3。 單周期指令 sPC_AR=111。 PC_AR=39。139。 sRC_CtrlSig0=111111111111111111111111。 sRC_CtrlSig1=111111111111111111111111。 sRC_CtrlSig2=111111111111111111111111。 RC_CtrlSig=100。 FetchBank=39。039。 KeepAdd=001。 AddrBus=ZZZZZ000。 RD=39。039。 sFetchBank=011111111111111111111111。 sRD=011111111111111111111111。 sBustotmp1=011111111111111111111111。 sAtotmp2=011111111111111111111111。 sFuncode0=010000000000000000000000。 sFuncode1=000000000000000000000000。 sFuncode2=000000000000000000000000。 sFuncode3=000000000000000000000000。 sAlutoa=110111111111111111111111。 …end case。接下來是執(zhí)行過程：when C1S3P1 = Time_State = C1S3P2。 ROM_Controller RC_CtrlSig(0)=sRC_CtrlSig0(21)。 RC_CtrlSig(1)=sRC_CtrlSig1(21)。 RC_CtrlSig(2)=sRC_CtrlSig2(21)。 RAM_Controller if keepadd(2)=39。139。 then AddrBus=ZZZZZZZZ。 end if。 ALU FetchBank=sFetchbank(2)。 RD=sRD(2)。 Bustotmp1=sBustotmp1(2)。 Atotmp2=sAtotmp2(2)。 Funcode(0)=sFuncode0(2)。 Funcode(1)=sFuncode1(2)。 Funcode(2)=sFuncode2(2)。 Funcode(3)=sFuncode3(2)。 Alutoa=sAlutoa(2)。到這里，操作碼以及形成。再下面將是具體的執(zhí)行過程（從略）。以上為對控制/譯碼模塊工作過程的概述。第四章 總結(jié)與展望167。 階段成果和心得本次畢業(yè)設(shè)計歷時半年，題目是開發(fā)一個與8051單片機(jī)完全兼容的IP內(nèi)核。由于工程比較龐大，我們幾個98級的同學(xué)和另外幾位研究生師兄，在賀前華教授和韋崗教授的指導(dǎo)下進(jìn)行這個51內(nèi)核的編寫。通過這半年的學(xué)習(xí)和實(shí)驗(yàn)，我們基本上完成了模塊的劃分、各部分模塊的程序的編寫工作，并對已完成的程序進(jìn)行了測試和軟件上的仿真。通過這次畢業(yè)設(shè)計，我對集成電路的開發(fā)過程有了比較深入的了解，同時通過對Active HDL、Quartus II、SPW等開發(fā)軟件的學(xué)習(xí)，應(yīng)用VHDL語言進(jìn)行系統(tǒng)開發(fā)的能力也有了很大的提高。而與師兄和同學(xué)們的合作過程中，也使我認(rèn)識如何以一個團(tuán)隊進(jìn)行項目開發(fā)、如何更有效的進(jìn)行意見交流和信息共享?？傊?，這幾個月的畢業(yè)設(shè)計使我獲益非淺。最后，我要對指導(dǎo)老師賀前華教授和韋崗教授表示衷心的感謝，他們耐心的指導(dǎo)和嚴(yán)謹(jǐn)?shù)闹螌W(xué)態(tài)度讓我深深感動。同時，我也要對幾位師兄和同學(xué)的幫助表示衷心的感謝！167。 不足與展望 存在的不足由于這次設(shè)計時間很緊，我們的設(shè)計還存在如下一些問題有待解決：1． 雖然各部分模塊已基本完成，但仍未進(jìn)行整體連接和綜合調(diào)試；2．在設(shè)計過程中只是采用軟件仿真和調(diào)試，并未考慮真正硬件上的區(qū)別，也未能下載到FPGA上面進(jìn)行調(diào)試；3．由于最終仿真時候使用的芯片是Altera公司的APEXII芯片，這需要使用到Altera公司的Quartus II軟件。而我們在設(shè)計過程中采用的方式是Active HDL ＋ FPGA Express的開發(fā)方式，用這種方式生成的網(wǎng)表在Quartus II中不能很好的得到支持。而要在Quartus II中布局布線通過的話，還需要對程序進(jìn)行修改。 改進(jìn)意見在接下來的階段需要繼續(xù)完善的工作，我覺得主要有以下幾點(diǎn)：1． 修改現(xiàn)有的程序，使之能在Quartus II中編譯通過；2．完善測試手段。在軟件測試上需要盡量大的覆蓋每種可能出現(xiàn)的狀況，在硬件測試上最好能做專門的測試電路對下載以后的FPGA進(jìn)行測試。附錄參考文獻(xiàn)[1] 李華等：《MCS－51系列單片機(jī)實(shí)用接口技術(shù)》，北京航空大學(xué)出版社，1993年8月。[2] 王志華 鄧仰東：《數(shù)字集成系統(tǒng)的結(jié)構(gòu)話設(shè)計與高層次綜合》，清華大學(xué)出版社，2000年7月。[3] 林敏 方穎立：《VHDL數(shù)字系統(tǒng)設(shè)計與高層次綜合》，電子工業(yè)出版社，2002年1月。[4] 潘松 王國棟：《VHDL實(shí)用教程》，電子科技大學(xué)出版社，2000年3月。[5] 中國集成電路網(wǎng)：[6] 可編程邏輯器件網(wǎng)：