【正文】 設計了8個通道轉換程序。采用查詢EOC的標志信號來檢測A/D轉換是否完畢．若完畢則把數(shù)據(jù)通過P0端口讀入。經(jīng)過數(shù)據(jù)處理之后在LCD上顯示。西安工業(yè)大學畢業(yè)設計（論文）28開 始 模 數(shù) 轉換轉 換 是 否 完 成取 得 模 數(shù) 轉換 結 果YN輸 出 通 道 號并 鎖 存圖 A/D 子程序轉換框圖A/D 轉換子程序如下：/*******ADC0809 轉換子程序*******/convert() { uint8 getdata。 /*保存轉換結果的中間變量*/ ST = 1。 /*啟動轉換的同時并鎖存通道 */ ST = 0。 delay()。 /*延時 10us*/ while(EOC==0)。 /*等待轉換結束*/ OE=1。 /*輸出允許*/ getdata=P0。 /*8 位數(shù)據(jù)讀入單片機內部*/ } LCD1602 顯示子程序設計LCD1602 顯示流程如圖 所示。需要顯示的內容通過循環(huán)來顯示四路電壓和四路電流的值。西安工業(yè)大學畢業(yè)設計（論文）29開 始設 置 第 一 行顯 示 位 置顯 示 第 一 行內 容設 置 第 二 行顯 示 位 置顯 示 第 二 行內 容圖 LCD1602 顯示子程序流程圖 顯示子程序如下：/**********LCD 顯示子程序***********/void write_mand(uint8 mand) /*寫命令函數(shù)*/ { lcd_RS=0。 P1=mand。 delay(5)。 lcd_EN=1。 delay(5)。 lcd_EN=0。 }void write_data(uint8 dat) /*寫數(shù)據(jù)函數(shù)*/ { lcd_RS=1。 P1=dat。 delay(5)。 lcd_EN=1。 delay(5)。西安工業(yè)大學畢業(yè)設計（論文）30 lcd_EN=0。 } CPLD 部分程序設計采用硬件描述語言 VHDL 對 CPLD 進行編程。其中包括幾個功能電路，輸入鎖存電路 buf、譯碼電路 yimaqi、5 個分別對應于 5 種上電模式的延時上電模塊電路 moshi1,moshi2,moshi3,moshi4 和 moshi5，這些功能電路都是用 VHDL語言編寫的，屬于底層模塊。最后在頂層原理圖中通過把這幾個電路對應的方框圖組合起來，就可以組成一個完整的延時控制電路。 輸入鎖存電路設計輸入鎖存電路用于對輸入的按鍵值進行鎖存并判斷是否是有效輸入。k1,k2和 k3 為三位二進制碼輸入端；en 端為鎖存控制端；q1,q2 和 q3 是鎖存按鍵值輸出端。當 en 端為低電平時不對輸入的按鍵值進行鎖存；高電平時，將按鍵值鎖存并輸出。圖 是編譯通過后生成的輸入鎖存電路方框圖，圖 是該電路的時序仿真圖。k1k2k3enq1q2q3bufinst3圖 輸入鎖存電路圖 輸入鎖存電路時序仿真圖 譯碼電路設計譯碼電路用于對輸入的按鍵值進行譯碼，使相應的輸出端輸出高電平，以選通對應通道上的延時上電模塊電路，輸出低電平時延時上電模塊不工作。n0,n1 和 n2 是譯碼器輸入端，此三個端口接到輸入鎖存電路的輸出端。K0～k7是譯碼輸出端。譯碼器電路方框圖如圖 所示，圖 是該電路的時序仿真圖。西安工業(yè)大學畢業(yè)設計（論文）31n0n1n2k0k1k2k3k4k5k6k7yimaqiinst4圖 譯碼電路圖 譯碼電路時序仿真圖 分頻電路設計分頻電路用于系統(tǒng)時鐘分頻。系統(tǒng)時鐘通過 5000 分頻后就可以得到 10KHz的時鐘信號，此信號可作為延時電路的計時基準。計數(shù)器通過基數(shù)此信號的上升沿，即可精確的產(chǎn)生延時信號。Clk 端為系統(tǒng)全局時鐘輸入端，clk_out 為5000 分頻后的時鐘信號，此信號接到 moshi1,moshi2,moshi3,moshi4 和 mosh5的時鐘輸入端。分頻電路方框圖如圖 所示，圖 是該電路的時序仿真圖。clk clk_outfp5000inst2圖 分頻電路西安工業(yè)大學畢業(yè)設計（論文）32圖 分頻電路時序仿真圖 相應上電模式電路設計相應上電模式電路用于控制 5 種不同的上電模式，因此電路有 5 個小模塊電路，分別為 moshi1,moshi2,moshi3,moshi4 和 moshi5。cs1,cs2,cs3,cs4 和cs5 是使能端，接到譯碼器 yimaqi 輸出端，高電平時使對應模塊電路工作，低電平時對應模塊電路不工作。clk 為時鐘信號輸入端，計數(shù)器通過對 10KHz 的時鐘上升沿進行計數(shù)，即可產(chǎn)生所需要的延時信號。a0～a3，b0～b3，c0～c3，d0～d3 和 e0～e3 是對應四路上電電源的開啟和關閉端。相應上電模式模塊電路方框圖如圖 所示，圖，， 是這些模塊電路的時序仿真圖。cs1 a0a1a2a3moshi1inst5cs2clkb0b1b2b3moshi2inst6cs3clkc0c1c2c3moshi3inst7cs4clkd0d1d2d3moshi4inst8cs5clke0e1e2e3moshi5inst9圖 moshi1，moshi2 ，moshi3，moshi4，moshi5 電路圖圖 moshi1 時序仿真圖圖 moshi2 時序仿真圖西安工業(yè)大學畢業(yè)設計（論文）33圖 moshi3 時序仿真圖圖 moshi4 時序仿真圖圖 moshi5 時序仿真圖 總體電路設計總體電路是一個頂層模塊。頂層模塊是由上面的各底層模電路塊組成。整個延時電路如圖 所示。圖 延時電路原理圖接下來保存并檢查電路圖中的錯誤。如果有錯誤將會給出錯誤提示信息。使用菜單“File/Project/Saveamp。Check”命令即可。如圖 所示。西安工業(yè)大學畢業(yè)設計（論文）34圖 編譯通過電路圖電路圖檢查完后沒有錯誤，就可以指定編程器件。使用菜單“Assign/Device...”將會彈出 Device 如圖 所示的器件選擇窗口。在Device Family 欄里選擇 MAXⅡ系列的芯片，在 Available Devices 欄里選擇EPM240T100C5N 可編程芯片。選擇完后點擊 OK 按鈕確定。圖 芯片選擇西安工業(yè)大學畢業(yè)設計（論文）35完成上面的工作后接著要指定管腳。我們使用菜單欄里面的“Assignments/Pins”命令，將會彈出 Pin Planner 管腳指定窗口，如圖 所示。在 Node Name 欄輸入電路圖的輸入輸出的管腳號，照此做法將電路圖中所有的輸入輸出端口指定完后，點擊 OK 按鈕確定，完成管腳的鎖定。圖 管腳定義如下圖 所示是指定完管腳的電路圖。圖 定義完管腳后的電路圖然后在對電路圖編譯一次確定沒有錯誤。如圖 所示。西安工業(yè)大學畢業(yè)設計（論文）36圖 對定義完管腳的電路進行編譯延時電路時序仿真如圖 所示。圖 延時電路時序仿真圖 應用軟件介紹 Keil 介紹KEILC51 標準 C 編譯器為 STC89C51 微控制器的軟件開發(fā)提供了 C 語言環(huán)境，同時保留了匯編代碼高效，快速的特點。C51 編譯器的功能不斷被增強，使你可以更加貼近 CPU 本身，及其它的衍生產(chǎn)品。C51 已被完全集成到 uVision2 的集成開發(fā)環(huán)境中，這個集成開發(fā)環(huán)境包含：編譯器，匯編器，實時操作系統(tǒng)，項目管理器，調試器。uVision2 IDE 可為它們提供單一而靈活的開發(fā)環(huán)境。 西安工業(yè)大學畢業(yè)設計（論文）37C51 V7 版本是目前最高效、靈活的 STC89C51 開發(fā)平臺。它可以支持所有STC89xx 的衍生產(chǎn)品，也可以支持所有兼容的仿真器，同時支持其它第三方開發(fā)工具。因此，C51 V7 版本無疑是 STC89C51 開發(fā)用戶的最佳選擇。（1）建立工程文件點擊“ProjectNew project”菜單，出現(xiàn)一個對話框，要求給將要建立的工程起一個名字，你可以在編緝框中輸入一個名字,點擊“保存”按鈕，出現(xiàn)第二個對話框，按要求選擇目標器件片。建立新文件并增加到組。分別設置“target1”中的“Target,output,debug”各項，使程序匯編后產(chǎn)生 HEX 文件。（2）C 語言，調試系統(tǒng)程序Keil 單片機模擬調試軟件內集成了一個文本編輯器，用該文本編輯器可以編輯源程序。在集成開發(fā)環(huán)境中選擇菜單“File → New...”、單擊對應的工具按鈕或者快捷鍵 Ctrl +N 將打開一個新的文本編輯窗口，完成 C 語言源文件的輸入，并且完成源程序向當前工程的添加。然后在集成開發(fā)環(huán)境中選擇菜單“File→Save As...”可以完成文件的第一次存儲。注意，C 語言源文件的擴展名應該是“C”，它應該與工程文件存儲在同一文件夾之內。在完成文件的第一次存儲以后，當對 C 語言源文件又進了修改，再次存儲文件則應該選擇菜單“File→Save”、單擊對應的工具按鈕或者快捷鍵 Ctrl +S 實現(xiàn)文件的保存。接著的工作需要把 C 語言源文件加入工程之中。選擇工程管理器窗口的子目“Source Group 1”，再單擊鼠標右鍵打開快捷菜單。在快捷菜單中選擇“Add File to Group ‘Source Group 1’”，加入文件對話框被打開。在這個對話框的“查找范圍（I）”下拉列表框中選擇存儲匯編語言源文件的文件夾，在“文件類型（T）” 下拉列表框選擇“C Source file（*.a*；*.src）”，這時存儲的 C 語言源文件將顯示出來。雙擊要加入的文件名或者選擇要加入的文件名再單擊“Add”按鈕即可完成把匯編語言源文件加入工程。文件加入以后，加入文件對話框并不消失，更多的文件也可以利用它加入工程。如果不需要加入其它文件，單擊“Close”按鈕可以關閉加入文件對話框。這時工程管理窗口的文件選項卡中子目錄“Source Group 1”下出現(xiàn)一個 C 語言源文件。 需要注意，當把 C 語言源文件加入工程但還沒有關閉加入文件對話框，這時有可能被誤認為文件沒有成功地加入工程而再次進行加入操作，系統(tǒng)將顯示所需的文件已經(jīng)加入的提示。在這種情況下，單擊提示框中的“確定”按鈕，再單擊“Close”按鈕可以關閉加入文件對話框。（3）編譯源程序，出現(xiàn)錯誤時，返回上一級對錯誤更改后重新編譯，直到?jīng)]有錯誤為止。西安工業(yè)大學畢業(yè)設計（論文）38 QuartusⅡ介紹Altera 公司推出的 QuartusⅡ設計軟件提供了適合可編程片上系統(tǒng)（SOPC）的最全面的設計環(huán)境。特別是 QuartusⅡ 及其后續(xù)版本提供了Logiclock 基于模塊的設計方法，可顯著地提高設計效率；IP 核的更快集成，使系統(tǒng)集成更加迅速；在設計周期的早期對 I/O 引腳進行分配和確認，可以使用戶在工程設計中更早地開始印制電路板的布線設計工作；存儲器編譯功能簡化了對嵌入式存儲器的管理，而且新增加針對 FIFO 和 RAM 讀操作的基于現(xiàn)有設置的波形動態(tài)生成功能。 硬件描述語言（VHDL）介紹目前，電子系統(tǒng)正向著集成化、大規(guī)模和高速度的方向發(fā)展，所需要的集成電路的規(guī)模越來越大，復雜程度也越來越高。對于如此大規(guī)模和復雜電路的設計問題，傳統(tǒng)的門級描述方法顯得過于瑣碎，因而難以理解和管理，這就迫使人們尋求更高抽象層次的描述方法和采用高層次的、自頂向下的設計方法。邏輯圖和布爾方程雖然可用來描述硬件且抽象程度高于門級描述方法，但對于復雜的電路，這種方法描述仍顯得過于繁瑣而不便使用；在高于邏輯級的抽象層次上，這種方法很難以簡練的方式提供精確的描述，在自頂向下的設計方法中不能再把它當作主要的描述手段。硬件描述語言（Hardware Description Language,HDL）就是順應人們的這一需要而產(chǎn)生和發(fā)展起來的，它是一種能夠以形式化方式描述電路的結構和行為，并用于模擬和綜合的高級描述方法。HDL 具有類似于高級程序設計語言的抽象能力，有些 HDL 本身就是從已有的程序設計語言發(fā)展而來的，但其主要的目的是用來編寫設計文件并建立硬件電路的邏輯模型。硬件系統(tǒng)的基本性質和硬件設計的方法決定了 HDL 的主要特性。概括地說，VHDL 具有以下主要優(yōu)點：（1）VHDL 具有強大的功能，覆蓋面廣，描述能力強，可用于從門級、電路級直至系統(tǒng)級的描述、仿真和綜合。VHDL 支持層次化設計，可以再 VHDL 環(huán)境下，完成從簡練的設計原始描述，經(jīng)過層層細化求精，最終獲得可直接生產(chǎn)的電路及或版圖參數(shù)描述的全過程。（2）VHDL 具有良好的可讀性。它可以被計算機接受，也容易被讀者理解。用 VHDL 編寫的源文件，既是程序又是文檔，既是技術人員之間交換信息的文件，又可作為合同簽約者之間的文件。（3）VHDL 具有良好的可移植性。作為一種已被 IEEE 承認的工業(yè)標準，VHDL 事實上已成為通用的硬件描述語言，可以在不同的設計環(huán)境和系統(tǒng)平臺中使用。（4）VHDL 支持對大規(guī)模設計的分解和已有設計的再利用。VHDL 可以描述電路系統(tǒng)，支持對大規(guī)模設計進行分解。標準化的