【導(dǎo)讀】C用專門的、大規(guī)模集成的ASIC器件;現(xiàn)代EDA技術(shù)是設(shè)計(jì)IC和開發(fā)。編譯、仿真、調(diào)試、下載等重要功能。己要求的大規(guī)模集成數(shù)字電子系統(tǒng)。用那些基本方法/技術(shù)研。―――屬陣列型結(jié)構(gòu)，可編程的。，EEPROM存儲單元，非易失性器件。―――屬門陣列結(jié)構(gòu)，利于LUT. 做的很高，但調(diào)電后功能消失，是易失性器件。件,芯片的集成度相對低；B基本部件是：LE；個LE；D了解器件型號的命名規(guī)則。ALTERAFLEX10K系列器件的基本區(qū)別。度不是很高，適合實(shí)現(xiàn)組合型邏輯電路等。件性價比甚高等。輸入信號按照一定的規(guī)律發(fā)生變化的一種過程。低電平的組合來表示。狀態(tài)位代表著一些觸發(fā)器，它們被用來儲貯狀態(tài)機(jī)的狀態(tài)。種控制器及受控單元。標(biāo)準(zhǔn)TTL或CMOS數(shù)字集成電路是數(shù)字器件。系統(tǒng)構(gòu)成復(fù)雜、功耗高。、可靠性偏低。。LSI或VLSI的專用集成電路。以ASIC只適合在大批量工業(yè)應(yīng)用的場合中使用。PLD開發(fā)周期短，投入小，風(fēng)險(xiǎn)小。代多至幾千塊通用IC芯片，極大減小電路的面積，降低功耗，提高可靠性。

　　

【正文】 BITS (z) WITH STATES ( S0=0,S1=1,S2=1,S3=1 )。 =clk。=reset。 TABLE ss, y = ss。 s0, 0 = s0。 s0, 1 = s2。 s1, 0 = s0。 s1, 1 = s2。 s2, 0 = s2。 s2, 1 = s3。 s3, 0 = s3。 s3, 1 = s1。 END TABLE。END。 60進(jìn)制計(jì)數(shù)器 subdesign cout60_t (LDN,EN,CLRN,CLK,Da[3..0],Db[2..0]:input。 Qa[3..0],Qb[2..0],RCO:output。) Variable coua[3..0],coub[2..0]:dff。 tmp:node。 begin coua[].clk=clk。coub[].clk=clk。 coua[].clrn=CLRN。coub[].clrn=CLRN。 IF LDN==0 THEN coua[].d=Da[]。coub[].d=Db[]。 ELSIF EN THEN IF coua[].q==9 then coua[].d=0。 if coub[].q==5 then coub[]=0。 else coub[]=coub[]+1。 end if。 else coua[]=coua[]+1。coub[]=coub[]。 end if。 end if。 Qa[]=coua[]。tmp=Qa3amp。Qa0amp。EN。 Qb[]=coub[]。RCO=Qb2amp。Qb0amp。tmp。 end。 奇 數(shù)分頻 subdesign fp7 (inclk:input。 fpf:output。) Variable a[2..0],fp,fpo:dff。 Begin a[].clk=inclk。 =inclk。 =inclk。 if a[]==3 then a[]=0。fp=!fp。 elsif a[]==4 then a[]=a[]。fpo=!fpo。 else a[]=a[]+1。fp=fp。fpo=fpo。 end if。 fpf=fpfpo。 end。 四位全加器 subdesign 4plus (a[3..0],b[3..0]:input。 out[3..0],cy:output。) begin out[]=a[]+b[]。 if(out[]=a[])and(out[]=b[]) then cy=vcc。 else cy=gnd。 end if。end。 時鐘 subdesign countx (inclk:input。 outa[6..0],bitout[3..0]:output。) variable a[3..0],b[3..0],c[3..0],d[3..0]:dff。 mda[15..0],mdb[9..0]:dff。 mseg[3..0],bitout[3..0]:dff。 st[1..0]:dff。fpa,fpb:dff。 begin =inclk。 =fpa。mseg[].clk=fpa。 (a[],b[],c[],d[]).clk=fpb。 mdb[].clk=fpa。st[].clk=fpa。mda[].clk=inclk。bitout[].clk=fpa。 if mda[]==39999 then mda[]=0。fpa=!fpa。 else mda[]=mda[]+1。fpa=fpa。 end if。 if mdb[]==499 then mdb[]=0。fpb=!fpb。 else mdb[]=mdb[]+1。fpb=fpb。 end if。 if a[]==9 then a[]=0。if b[]==5 then b[]=0。 if c[]==2amp。d[]==1 then c[]=1。d[]=0。 elsif c[]==9 then c[]=0。 d[]=d[]+1。 else c[]=c[]+1。 d[]=d[]。 end if。 else b[]=b[]+1。c[]=c[]。d[]=d[]。 end if。 else a[]=a[]+1。b[]=b[]。c[]=c[]。d[]=d[]。 end if。 case st[] is w hen 0=mseg[]=a[]。bitout[]=1。st[]=1 w hen 1=mseg[]=b[]。bitout[]=2。 st[]=2。w hen2=mseg[]=c[]。bitout[]=4。st[]=3。 w hen 3=mseg[]=d[]。 bitout[]=8。st[]=0。end case。 TABLE mseg[3..0]=outa[6..0]。(略 ) end table。end。 subdesign yiw ei8 (inclk,in:input。 out[7..0],q7:output。) Variable a[7..0]:dff。 Begin a[].clk=inclk。 =in。 a[7..1].d=a[6..0].q。 q7=。 out[]=a[].q。 end。 用 AHDL語言設(shè)計(jì)一個可控加 /減計(jì)數(shù)器。要求 1NK=1時循環(huán)計(jì)數(shù)0~13（加）； 1NK=0時循環(huán)計(jì)數(shù)0~13（ 減） SUBDESIGN 12CNTK (inclk’ink:input。 q[3..0] output。 ) Variable a[3..0]:dff。 bigen a[].clk=inclk。 if ink==1 then。 if a[].ink==11 then a[]=0。 else a[]=a[]+1。 end if。 else if a[]==0 then a[]=11。 else a[]=a[]1。 end if。 end if q[]=a[]。 end 優(yōu)先全編碼器 priority (low ,middle,high:INPUT: out[1..0]:OUTPUT。 )。 BEGIN If high THEN out[]=3。 ELSE middle THEN out[]=2。 ELSE low THEN out[]=1。 ELSE out[]=1。 END IF。 END。 十六位的地址譯碼器 Subdesign decodl (address[15..0] :INPUT。 Chip_enable :OUTPUT。 ) BEGIN Chip_enable=(address[15.. 0]==H”0370”。) END 用 AHDL語言描述 4*4乘法器 Subdesign 4*4mul （ a[3..0],b[3..0]:input。 C[7..0] :output。 ) BEGIN C[]=(0,a[]amp。b0)+(0,a[]amp。b1)+ (0,a[]amp。h2,0,0)+(0,a[]amp。h3,0,0)。 END 1:3人表決器 SUBDESIGN VOTE3 ( in[2..0] : INPUT； out : OUTPUT； ) BEGIN CASEin[] is WHENH“0”＝ out=GND。 WHENH“1”＝ out=GND。 WHEN H“2”＝ out=GND。 WHENH“4”＝ out=GND。 WHENOTHERS= out=VCC； ENDCASE； END。 十六 bit計(jì)數(shù)器 Subdesign counter 16 ( clk,load,ena,clr,d[15..0]:INPUT。 q[15..] :OUTPUT。 ) VARIABLE Count[15..0] :DFF。 BEGIN count[].clk=clk。 count[]=! Clr。 IF load THEN count[].d=d[]。 ELSE ena THEN count[].d= count[].q+1。 ELSE count[].d= count[].q END IF q[]=count[]。 END 40MHz時的分一秒 Subdesign sign fp (inclke:input。 Outputf:output。 ) variable fp[24..0]:dff。 f:dff。 begin fp[].clk=inclk。=inclk。 iffp:==19999999 then fp[]=0。f11。 else fp[]=fp+1。 f=f。 end if。 output=f