【文章內(nèi)容簡介】 r 是硬件描述語言 :硬件描述語言簡稱為HDL(Hardw are Description Language)是一種用形式化方法來描述數(shù)字電路和系統(tǒng)的語言 , 也是電子設(shè)計(jì)人員和電子設(shè)計(jì)自動化 (EDA)工具之間的界面。 集成電路的層次化設(shè)計(jì) :系統(tǒng)級 (性能指標(biāo)，如數(shù)據(jù)線寬度、速度等。 行為級（算法級）－－對功能的抽象描述，給出控制流圖或數(shù)據(jù)流圖。 寄存器傳輸級（ RTL級）－－描述宏單元的互連，反映功能的真值表和狀態(tài)圖，用大量的觸發(fā)器、寄存器、選擇器、算術(shù)邏輯單元等描述。 邏輯門級 (門級 )－－用邏輯圖或布爾方程描 述，用門（與門、或門、非門）和少量的觸發(fā)器描述。 電路級－－用晶體管、 MOS管、電阻、二極管、電容等描述。 版圖級（物理級）－－以幾何圖形描述晶體管、 MOS管、電阻、二極管、電容等。 (利用計(jì)算機(jī)的強(qiáng)大運(yùn)算功能，對HDL建模的復(fù)雜數(shù)字邏輯系統(tǒng)進(jìn)行仿真，然后再自動綜合以生成符合要求且在電路結(jié)構(gòu)上可以實(shí)現(xiàn)的數(shù)字邏輯網(wǎng)表。根據(jù)網(wǎng)表和某種工藝的器件自動生成具體電路，然后生成該工藝條件下這種具體電路的延時模型。仿真驗(yàn)證無誤后用于制造ASIC芯片或?qū)懭?CPLD/FPGA器件中。 )IP－Intelligence Property指設(shè)計(jì)、生產(chǎn)集成芯片的硬件和軟件工具與方法 “軟核 ”（ Soft Core）－ “虛擬器件 ”在 EDA技術(shù)領(lǐng)域中，把用 HDL語言建立、功能經(jīng)過驗(yàn)證、可以綜合實(shí)現(xiàn)、電路集成總門數(shù)在 5000門以上的 HDL模型稱之為 “軟核 ”，而把由軟核構(gòu)成的器件稱為 “虛擬器件 ”。 “固核 ”(Firm Core)：通常是指已在某一 CPLD或 FPGA器件上實(shí)現(xiàn)、經(jīng)證明是正確的總門數(shù)在 5000門以上電路結(jié)構(gòu)編碼文件。 “硬核 ”(Hard Core)：已在某一種專用集成電路(ASIC)器件上實(shí)現(xiàn)、經(jīng)證明是正確的總門數(shù)在5000門以上的電路 結(jié)構(gòu)版圖的掩膜。 用 HDL設(shè)計(jì)PLD數(shù)字系統(tǒng)的步驟 :文本編輯、編譯、功能仿真、 時序仿真、芯片配置下載、實(shí)際工程測試與驗(yàn)證 用 HDL進(jìn)行 CPLD設(shè)計(jì)的優(yōu)點(diǎn) :雜的設(shè)計(jì)設(shè) 4.設(shè)計(jì)與器件 /工藝無關(guān) 利用 Char6 配置和下載 ： 把 CPLD/FPGA設(shè)計(jì)代碼送入芯片的過程（或操作）稱為對 CPLD/FPGA器件的配置，也稱為下載。 分類： 按使用計(jì)算機(jī)的通訊接口劃分： 1）串口下載（ BitBlaster或MasterBlaster） 2）并口下載（ ByteBlaster） 3）USB接口下載 (MasterBlaster或 APU)等方式。 若按使用的 CPLD/FPGA器件劃分： 1） CPLD編程（適用于片內(nèi)編程元件為 EPROM、 E2PROM和閃存的器件） 2） FPGA下載（適用于片內(nèi)編程元件為SDRAM的器件）按 CPLD/FPGA器件在編程下載過程中的狀態(tài)劃分： 1）主動配置方式在這種配置方式下 ,由 CPLD器件引導(dǎo)配置操作的過程并控制著外部存貯器和初始化過程 2）被動配置方式在這種配置方式下 ,由外部 CPU或控制器（如單片機(jī)）控制配置的過程。 CPLD/FPGA器件的工作狀態(tài) 配置狀態(tài) (Configuration mode )指將編程數(shù)據(jù)裝入CPLD/FPGA器件的過程，也可稱之為下載狀態(tài)；初始化狀態(tài) (Initialization)此時 CPLD/FPGA器件內(nèi)部的各類寄存器復(fù)位，讓 I／ O引腳為使器件正常工作作好準(zhǔn)備。 用戶狀態(tài) (User mode)即電路中CPLD器件正常工作時的狀態(tài)； 用 ByteBlaster配置的兩種工作模式： BitBlaster配置－－需專用電纜和器件。 ByteBlaster配置－－ ALTERA已開放配置原理，很容易由用戶自制配置電纜，常用方法。 FPGA基本結(jié)構(gòu)主要為查找表（ LUT）結(jié)構(gòu) 1可編程邏輯塊（ CLB） 2可編程輸入輸出塊（ IOB） 3可編程連線資源（ PIR） FLEX10K器件主要由嵌入式陣列 EAB、邏輯陣列塊LAB、快速布線互連 Fast Track和 I/O單元等四部分組成。 CPLD/FPGA器件的工作狀態(tài) ： 配置狀態(tài)； 2初始化狀態(tài)。 用戶狀態(tài)； ByteBlaster有兩種配置模式 1)被動串行模式 (PS)配置。 2)邊界掃描模式 (JTAG)配置。 器件編程下載的分類 按使用計(jì)算機(jī)的通訊接口劃分：（ 1）串口下載；（ 2）并口下載；（ 3） USB接口下載等方式。 若按使用的 CPLD/FPGA器件劃分： 1） CPLD編程； 2） FPGA下載 按CPLD/FPGA器件在編程下載過程中的狀態(tài)劃分： 1）主動配置方式； 2）被動配置方式 ALTERA的編程文件 ① SRAM Object格式（ .sof）:SOF 格式文件用于 FLEX器件的 Bit Blaster 或Byteblaster被動配置方式。② Programming Object格式（ .pof） :POF格式文件用于對 MAX系列器件編程配置 , 也可以用于對采用 EPROM配置方式的FLEX器件進(jìn)行配置。③ Serial Bittream格式（ .sbf） :SBF格式文件是使用 Bit Blaster串行下載電纜 , 對 FLEX器件進(jìn)行在線被動串行同步（ PS）配置的數(shù)據(jù)文件。④十六進(jìn)制格式（ .hex） :HEX格式文件是使用第三方編程硬件對并行 EPROM編程的數(shù)據(jù)文件，從而可以將并行 EPROM作為數(shù)據(jù)源 ,用微處理器對 FLEX器件進(jìn)行被動串行同步（ PS）配置或被動串行異步（ PSA）配置。⑤ ASCII碼文本格式（ .ttf） :TTF格式文件適用于被動串行同步（ PS）配置和被動串行異步（ PSA）配置類型 , 它在配置數(shù)據(jù)之間以逗號分隔。⑥二進(jìn)制格式（ .rbf） :RBF格式文件是包含 FLEX器件配置數(shù)據(jù)的二進(jìn)制文件 , 此格式數(shù)據(jù)的存儲方式為低位（ LSB）在前串行存儲。處理器（如計(jì)算機(jī)）可以按順序讀出此二進(jìn)制數(shù)據(jù)并裝入 FLEX器件 , 因此 , 可以用計(jì)算機(jī)等微處理器 , 以被動串行同步（ PS）配置和被動串行異步（ PSA）方式對器件進(jìn)行在線重構(gòu)。 對于編程元件為 E2PROM或閃存的 CPLD器件 (如MAX系列器件等 )，只需簡單的利用專門的編程下載電纜（名為 ByteBlaster或 BitBlaster）將編程配置數(shù)據(jù)下載 到芯片中去即可。特點(diǎn)：斷電后下載數(shù)據(jù)不丟失。 在 MAX+PLUSⅡ中進(jìn)行 AHDL設(shè)計(jì)的基本操作過程如下： 分析設(shè)計(jì)任務(wù) ,將任務(wù)分解成若干功能模塊 , 編制好每個模塊的 AHDL程序。 在MAX+PLUSⅡ中使用文本編輯器 (Text Editor)中完成各個模塊的程序輸入與調(diào)試 ,并用 Create Default Symbol命令建立模塊的符號文件（ .SYM文件）。 在圖形編輯器 (Graphic Editor)中建立一個 GDF文件 ,調(diào)入各個模塊文件，連接好輸入輸出管腳 ,然后編譯調(diào)試通過。 在 MAX+PLUSⅡ的仿真器 (Simulator)中 ,模擬輸入初始條件，進(jìn)行功能仿真以便檢查設(shè)計(jì)是否符合課題要求。如果有錯，則返回第二步重新進(jìn)行修改，直至無誤。 在Programmer中將經(jīng)驗(yàn)證無誤的設(shè)計(jì)配置文件下載到設(shè)計(jì)到 CPLD/FPGA芯片中。 對所設(shè)計(jì)的 CPLD/FPGA芯片進(jìn)行實(shí)際電路驗(yàn)證。 AHDL程序基本結(jié)構(gòu) AHDL的規(guī)則及結(jié)構(gòu)特點(diǎn)是： 在 ADHL語言中字符不區(qū)分大小寫，即大小寫的含義相同。 同一類型多個輸入、輸出或變量之間可以用逗號（ “,”）分隔，每一個完整的語句都以分號（ “； ”）結(jié)束。 用 “”可以注釋一行，“%….%” 可以注釋一段內(nèi)容。 AHDL描述的內(nèi)容可以等效為一個數(shù)字電路，在具體的邏輯描述中不是按照順序一條一條執(zhí)行，而是所有的語句都是同時并發(fā)執(zhí)行的（并發(fā)特性）。即 AHDL語言中的語句不依賴描述的前后順序。 AHDL設(shè)計(jì)文件通常是由 3個段和一些語句組成。 在 AHDL文件中按先后順序出現(xiàn)的各個段和語句（推薦） Title(可選 )：標(biāo)題語句。 Include(可選 ):包含語句。指定一個包含文件（ *.inc） . Constant(可選 )：常量定義語句。定義符號常量。 Function …Return( 可選 )：函數(shù)原形聲明語句。 Option(可選 )：設(shè)置語句。設(shè)定文件中使用的數(shù)組的高低位順序。 Subdesign Section: 子設(shè)計(jì)段。 Variable section (可選 ): 變量段。 Logic section: 邏輯段。子設(shè)計(jì)段和邏輯設(shè)計(jì)段是每個 AHDL文件所必須包含的。其余的皆是可選段（語句）。 AHDL中狀態(tài)機(jī)說明 在變量段中對狀態(tài)機(jī)的名稱、狀態(tài)以及狀態(tài)位加以說明之后，就能夠創(chuàng)建一個狀態(tài)機(jī)。狀態(tài)機(jī)的每一個狀態(tài)