【正文】 TPG應該在后端布局布線完成之后才進行，因為布局布線階段會把DFT連接的掃描鏈打散并根據物理位置重新連接。受到項目進展的限制，本文只是針對DFT生成的掃描鏈的連接順序進行了測試生成。下面通過這三個階段來介紹ATPG的設計過程。建立階段：這是最開始的階段，該階段中TetraMAX讀入設計和工藝庫等文件，為設計規(guī)則檢查構造仿真模型。所有與設計有關的工藝庫模型都應該被讀取。在ATPG的過程中可以把RAM當作黑盒（black box）、空盒（empty box）來處理，也可以對它建立工具能夠識別的功能模型。run_build命令之后進入設計規(guī)則檢查階段。 建立階段設計規(guī)則檢查階段主要針對網表進行設計規(guī)則檢查，可以通過讀入DFT階段產生的spf格式的測試協(xié)議文件來完成。DRC主要檢查設計中以下幾方面的違例情況：掃描鏈的輸入和輸出是否有邏輯相連；連接到掃描鏈觸發(fā)器中所有時鐘和異步復位或置位端是否只被原始輸入端口控制；當從普通模式轉換到掃描移位模式時以及再次轉換回普通模式時，是否所有的時鐘信號、復位或置位信號都處于關閉狀態(tài)；各內部多驅動線網是否都已連接等。運行測試協(xié)議文件的命令可以使TetraMAX根據spf文件進行以上的各項檢查來判斷測試過程中是否發(fā)生了違例。如果設計規(guī)則檢查沒有錯誤就會進入測試階段。測試階段完成ATPG故障模擬、測試向量生成等工作，并寫出測試向量文件和仿真平臺。 TEST模式下的命令命令參數(shù)含義set_faultsmodel stuck/transition指定故障類型為固定型故障或者跳變時延故障add_faultsread_faultsall*.file工具會自動計算電路中所有的故障并將所有故障添加進來，也可以從外部讀入故障文件set_atpgAbort_limit nATPG的過程會通過一些假設敏化通路來對故障進行控制和觀測。如果這些假設被證明為錯誤的，算法會回溯并重新進行決策一直達到abort limit中所設定的次數(shù)set_atpgchain_test 0011用0011序列來測試掃描鏈上是否有故障run_atpgauto_pression進行測試生成并使TetraMAX在測試時間、故障覆蓋率以及測試集合大小之間做一個最優(yōu)的折中我們可以用故障覆蓋率和測試覆蓋率來評估測試向量集合的完備性。其中，故障覆蓋率=檢測到的故障數(shù)/總故障數(shù)100%，而測試覆蓋率=檢測到的故障數(shù)/可測的故障數(shù)100%，它更能反映測試向量集合對故障覆蓋的效果，因此，這里我們給出測試覆蓋率（TC）的結果，TC（Test coverage）= （DT+(PTPT_credit)）/（all_faultsUD(ANAU_credit)）100%，Tetra MAX工具在進行測試覆蓋率計算時對PT類故障、AN類故障分別給予了部分可信度PT_credit、AU_credit。 固定型故障實驗結果Internal模式Scan Compression模式DT25040532508651PT329UD1778017781AU5419649654ND536453 TC（%） FC（%），這里對故障進行了分類：（1）DT為ATPG檢測到的故障；（2）PT為ATPG可能檢測到的故障，由于在故障模擬時產生了不確定值X，所以無法確定這類故障實際能否被檢測，而實際測試時不會出現(xiàn)X值，因此這部分故障可能被檢測到；（3）UD為任何方法都不可能檢測到的故障，為不可測的故障；（4）AU為ATPG無法檢測到的故障，但別的方法（如功能測試）有可能檢測到。AU中只包含一種類型的故障AN，這類故障沒有被檢測到主要是因為在ATPG中增加了一些約束或是由一些非掃描單元引起的；（5）ND為ATPG沒有檢測到的故障，可能是因為ATPG算法的時序深度或者運行時間不夠等因素造成的。 各個步驟Internal+BypassScan Compression +BypassTest Coverage(%)向量個數(shù)12181577 ，在Internal模式下ATPG共產生組合測試向量1218個，%。在Scan Compression模式下ATPG共產生組合測試向量1577個，%。本章在之前的DFT設計綜合后，針對固定型故障產生測試向量。這款高性能通用處理器設計在較小的硬件開銷下，邏輯部分和存儲器部分都達到了較高的測試覆蓋率，%。在Scan %。使用DFT Compiler和Tetra MAX壓縮技術，可以顯著地縮短ATPG測試向量的大小，更容易滿足ATE Tester的memory要求。同時，顯著地縮短ATE測試時間，節(jié)約測試成本。 當然，對于我本次的設計能直接體會到的還有，ATPG測試向量生成和后仿真的時間明顯縮短。第五章 結束語隨著半導體工藝突飛猛進的發(fā)展，集成電路設計的規(guī)模和復雜度呈指數(shù)級增長，處理器的設計也越來越呈現(xiàn)出高密度、高復雜性的特點，DFT的重要性也日益顯著。通過DFT設計，可以滿足芯片測試質量的要求、縮短芯片上市時間、降低測試成本。本文試圖通過了解目前主流的處理器DFT設計的應對之策，來學習應用于處理器的各種DFT技術，并與工程實踐相結合，在一款高性能通用處理器芯片上應用了全掃描DFT技術。測試數(shù)據量的膨脹促進了對測試壓縮技術的研究，測試壓縮技術如今也成為一種重要的DFT技術，因此，本文也對測試壓縮技術開展了相應的研究工作。本章將總結全文的主要工作，并對今后的工作提出進一步設想。本文對各種DFT技術進行了理論上的研究，并與工程實踐相結合，在一款高性能通用處理器芯片上應用了全掃描DFT技術；在測試壓縮方面，研究了adaptive scan壓縮結構，并對此款高性能通用處理器應用了adaptive scan壓縮結構。在一款高性能通用處理器芯片中，我們采用了目前最成熟的幾種可測試性設計技術之一：掃描設計。在掃描設計中，為了提高故障覆蓋率，我們采用了全掃描的設，用最基本的MUX掃描單元來替代處理器中的觸發(fā)器。我針對固定型故障產生了測試向量，%。在Scan %。1. 較全面地了解了研究領域的各種測試壓縮技術隨著測試數(shù)據量的膨脹給測試成本帶來的巨大壓力，測試壓縮技術越來越受到研究領域和業(yè)界的重視。測試壓縮技術可以有效地降低測試數(shù)據量和測試時間，與LBIST所不同的是，測試壓縮電路可以很方便地集成到用戶的設計中，不需要對系統(tǒng)邏輯進行任何更改，對電路的性能影響很小，同時能保證很高的故障覆蓋率。本文闡述了測試壓縮技術的基本原理，按照不同的分類方法，測試壓縮技術可以分成不同的類型。根據是否與ATPG過程相結合，測試壓縮技術可以分為不干預ATPG過程的測試壓縮技術和與ATPG協(xié)同的測試壓縮技術；根據解壓縮電路是否為測試向量集合定制，測試壓縮技術可以分為依賴于測試向量集合的壓縮技術和不依賴于測試向量集合的壓縮技術；根據使用何種壓縮算法，測試壓縮技術大致又可以分為編碼壓縮方法、線性擴展的方法、非線性擴展的方法等。評價測試壓縮算法的主要因素有：算法的壓縮率、解壓縮電路的開銷、解壓縮電路的可重用性（是否依賴于測試向量集合）等。不同的測試壓縮算法在這幾個方面會各有優(yōu)劣，而理想的壓縮算法應該在各方面有個較好的折衷。針對之前進行的全掃描設計的一款高性能通用處理器應用了adaptive scan壓縮結構。將10條長掃描鏈設計為每條長度為380的短鏈。 今后工作的設想本文針對一款高性能通用處理器進行了全掃描結構設計，還可以進一步應用其他DFT技術，以進一步提高處理器的可測試性。本文的測試壓縮方法采用了adaptive scan 結構，今后還可以嘗試用菊花鏈壓縮結構和Illinois壓縮結構。本文只是生成了固定型故障的測試向量，可以進一步生成其他故障類型的測試向量，考察設計的故障覆蓋率和測試覆蓋率。 參考文獻[1] The National Technology Roadmap for Semiconductors (ITRS), Semiconductor Industry Association，1997 Edition.[2] Joint Test Action Group (JTAG). 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