【導(dǎo)讀】2總體方案設(shè)計(jì)（1周）；3設(shè)計(jì)內(nèi)容研究（6周）；4編寫(xiě)畢業(yè)設(shè)計(jì)（論文）說(shuō)明書(shū)（2周）；5教師評(píng)閱設(shè)計(jì)（論文），學(xué)生進(jìn)行總結(jié)、準(zhǔn)備答辯（周）；5七段顯示電路模塊設(shè)計(jì)；4文字、數(shù)據(jù)、圖表及程序用計(jì)算機(jī)輸出。[2]李洋編著，EDA技術(shù)實(shí)用教程，北京：機(jī)械工業(yè)出版社，2020；工業(yè)出版社，2020；航天大學(xué)出版社，1999；該電子密碼鎖的設(shè)計(jì)采用了在系。件二者相結(jié)合，用VHDL硬件描述語(yǔ)言來(lái)實(shí)現(xiàn)。元件實(shí)現(xiàn)的電子密碼鎖，其成本較高且可靠性較差。同時(shí)，此密碼鎖除了可以自己設(shè)定密碼外，并設(shè)有萬(wàn)能密。碼，以防遺忘密碼而造成不便。它特別適用于人員經(jīng)常變動(dòng)的公共場(chǎng)。所，如辦公室、賓館等地方。電子密碼鎖由于其自身的優(yōu)勢(shì)，越來(lái)越。受到人們的青睞。經(jīng)過(guò)對(duì)鍵盤(pán)的實(shí)際操作檢驗(yàn)，證明此模塊可以正常實(shí)現(xiàn)鍵。盤(pán)掃描和去抖動(dòng)、密碼的輸入、核對(duì)、開(kāi)/關(guān)鎖、密碼顯示等功能，能正確地完成設(shè)計(jì)任務(wù)要求。

　　

【正文】 ： 硬件 測(cè) 試 圖 42 MAX+plusⅡ一般設(shè)計(jì)流程 系統(tǒng)模塊電路仿真圖 時(shí)序產(chǎn)生電路和鍵盤(pán)掃描電路仿真圖如圖 43 圖 43 時(shí)序產(chǎn)生電路和鍵盤(pán)掃描電路仿真圖 Clk_1k: 提供系統(tǒng)的總輸入時(shí)鐘信號(hào)，為 1KHZ； C_debounce ：去抖時(shí)鐘信號(hào)，是 Clk_1k 的 8 分頻，即 125Hz；； Clk_ctr ：提供控制電路模塊的工作時(shí)鐘，是 clk_1k 信號(hào)的 2 分頻，即 500Hz； Clk_disply ：為鍵盤(pán)掃描時(shí)序 ,是 Clk_1k 的 4 分頻，即 250Hz； C_diskey： 輸出到鍵盤(pán)的掃描信號(hào) ， 產(chǎn)生 ky3ky0信號(hào)，其變化的順序依次為 1110→ 1101→ 1011→ 0111→??周而復(fù)始地 變化； 從仿真波形圖上可以分析可知： C_debounce， Clk_ctr ， Clk_disply ：C_diskey 均產(chǎn)生了符合功能要求的波形 。 鍵盤(pán)彈跳消抖電路的仿真如圖 44 圖 44 彈跳消除電路仿真圖 Clk ：提供彈跳消抖電路的時(shí)鐘信號(hào)， 與時(shí)序產(chǎn)生電路和鍵盤(pán)掃描電路中的 20 C_debounce 端口相連 ； D_in:：彈跳消抖電路的輸入； D_out:：彈跳消抖電路的的輸出； 當(dāng)按鍵按下時(shí)，在開(kāi)關(guān)切換的瞬間會(huì)在接觸點(diǎn)出現(xiàn)信號(hào)來(lái)回彈跳的現(xiàn)象，但是輸出不受影響，仍為一次按鍵，故此電路仿真正確。 密碼鎖輸入電路的仿真如圖 45 圖 45 密碼鎖輸入電路的仿真 Clk：譯碼電路時(shí)鐘信號(hào)； Ky[30]：鍵盤(pán)輸入信號(hào)； Kx[30]： 鍵盤(pán)掃描信號(hào)，與鍵盤(pán)掃描電路中 c_diskey[30]的相連； Data_n：系統(tǒng)輸出數(shù)字鍵值（也代表該按鍵所在位置）； Data_f：系統(tǒng)輸出功能鍵鍵值（也能代表該按鍵所在位置）； fn：數(shù)字按鍵標(biāo)志。每發(fā)生一次按鍵動(dòng)作， fn 就輸出一個(gè)正脈沖； ff：表明按鍵是否為功能（功能鍵為 set 、 clear 、 lock 和 back 鍵）。當(dāng)按鍵是功能鍵時(shí)， ff為高電平，否則為低電平。 從仿真波形圖上可以分析可知：當(dāng) kyamp。kx 為 10110111 時(shí)， data_n 為 1000，即表示數(shù)字鍵 8（二進(jìn)制 為 1000）被按下，數(shù)字按鍵標(biāo)志 fn變?yōu)楦唠娖剑划?dāng) kyamp。kx為 10111101 時(shí)， data_f 為 0001，即表示功能鍵 clear 被按下，功能按鍵標(biāo)志 ff變?yōu)楦唠娖健椭?各輸出信號(hào) 均產(chǎn)生了符合功能要求的波形 密碼鎖控制 電路的仿真如圖 46 21 圖 46密碼鎖控制電路的仿真 Data_n:數(shù)字輸入值； Data_f: 輸入功能鍵的值，即該鍵的位置； Flag_n:數(shù)字輸入信號(hào)標(biāo)志； Flag_f:功能鍵輸入信號(hào)標(biāo)志； Clk:控制電路時(shí)鐘信號(hào)； Enlock:開(kāi)鎖輸出信號(hào) ,當(dāng)比較器 確認(rèn)輸入的密碼正確時(shí) ,電路輸出一個(gè)高電平 ,使得門(mén)鎖打開(kāi)； Data_bcd[150]:四位密碼輸出信號(hào) ,即用戶(hù)輸入的密碼，它輸入顯示電路，并通過(guò)數(shù)碼管顯示出來(lái)。 ACC：用于暫存鍵盤(pán)輸入的信息； NC：用于計(jì)算輸入的數(shù)字個(gè)數(shù)，當(dāng)輸入多余 4 個(gè)數(shù)時(shí)，系統(tǒng)將不作響應(yīng)； Reg：用于存儲(chǔ)輸入的密碼； 密碼鎖顯示譯碼 電路的仿真 圖 如圖 47 圖 47 密碼鎖顯示電路的仿真圖 Sel 輸出數(shù)碼管的位控 ，低電平顯示，高電平則不顯示。輸入的數(shù)字為 2345， 22 當(dāng) sel 為 1110 時(shí)，即最右邊的數(shù)碼管要顯示 5，為 1101 時(shí)，從右邊數(shù)第二個(gè)數(shù)碼管要顯示 4，為 1011 時(shí)，第三個(gè)數(shù)碼管顯示 3，為 0111 時(shí)，最左邊數(shù)碼管顯示為 2。從仿真圖可知，達(dá)到了要求，結(jié)果正確。 密碼鎖的開(kāi)鎖和解鎖過(guò)程仿真如圖 48 圖 48 密碼鎖的開(kāi)鎖和解鎖過(guò)程 由圖可知，每輸入一個(gè)數(shù)字， ACC 就保存一位，當(dāng) NC=4 時(shí)，將 ACC 里的內(nèi)容與用于存儲(chǔ)密碼的 REG 中的內(nèi)容相比較，若相等，則開(kāi)鎖信號(hào) enlock 為高電平。 功能鍵 的應(yīng)用仿真波形 (萬(wàn)能密碼為” 8888” )如圖 49 圖 49 萬(wàn)能 密碼 ,后退鍵 ,清除鍵的應(yīng)用仿真波形 Data_f 表示 輸入功能鍵的值，當(dāng)其值為 2 時(shí)，即二進(jìn)制為 0010 時(shí)，表示功能鍵后退鍵 Back 被按下，寄存器 ACC 中最新存入的一個(gè)數(shù)字被刪除。當(dāng) NC 為 4 23 時(shí)，表示已輸入 4 位數(shù)字時(shí)，比較 acc 和 reg 兩個(gè)寄存器，若相等，則開(kāi)鎖。當(dāng)data_f 為 1時(shí)，表示功能鍵中清除鍵被按下，這時(shí)清除所有的輸入， acc 為 0000。觀察仿真圖，結(jié)果正確。 24 第 5 章 總體電路組合及實(shí)驗(yàn)連線(xiàn) 密碼鎖電路的頂層文件 設(shè)計(jì) 如圖 51 圖 51 密碼鎖電路的頂層文件 設(shè)計(jì) 25 總體電路組合及實(shí)驗(yàn)連線(xiàn) 如圖 52 圖 52 總體電路組合及實(shí)驗(yàn)連線(xiàn) 123456ABCD654321D C B ATitleNumberRevisionSizeBDate:30May2007Sheet of File:F:\my design\PCB圖\MyDesign.ddbDrawn By:GCLK11IN12DEVCLRn3VCCint4I/O,DATA75I/O,DATA66I/O,DATA57I/O,DATA48I/O,DATA39I/O,DATA210I/O,DATA1111212131314141515161617171818191920202121222223232424252526262727282829293030313132323333343435353636373738383939404041414242434344444545464647474848494950505151525253535454555556565757585859596060616162626363646465656666676768686969707071717272737374747575767677777878797980808181828283838484R26EPF10K10LC844123456789101112131415161718192021R15CON21123456789101112131415161718192021R17CON211 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21R18CON21123456789101112131415161718192021R16CON213334353637383940414243444546474849505152535455VCC5758596061626364656667686970717273741213 GND15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32757677787980818283841234567891011a11b7c4d2e1f10g5dp368912R254LEDR10RES2R11RES2R12RES2R13RES25678910111621222324顯示電路FPGA模塊電路總體電路組合及實(shí)驗(yàn)連線(xiàn)設(shè)計(jì)者:劉芹芹12U1A34U1BR1C1C2時(shí)鐘信號(hào)發(fā)生器S1S?S?S?S?S?S?S?S?S?S?S?S?S?S?S?R1R2R3R4vcc1234D1C20.33uFC4100uFC3 0.1uVin1GND2Vout3U1T11 2J1C12200uFVCC1 2J2D1 Q1K1R1R2R3VCC電鎖制動(dòng)端1335 36 37 384748495032 26