【導讀】現(xiàn)簡單脈寬調(diào)制功能和捕獲比較功能。本設(shè)計采用QuartusII編譯開發(fā)工具使用VerilogHDL. 在系統(tǒng)級設(shè)計上自上而下設(shè)計風格的優(yōu)點。本設(shè)計中采用了三總線的設(shè)計方案，使設(shè)計更。本設(shè)計所有模塊與功能均在QuartusII版本下通過編譯與仿。真，實現(xiàn)了定時器/計數(shù)器的設(shè)計功能。中FPGA已經(jīng)開始取代ASIC，使FPGA的應用領(lǐng)域不斷擴大。目前FPGA廣泛應用于通信、信號處理、嵌入式處理器、圖像處理和工業(yè)控制等領(lǐng)域?？删幊踢壿嬈骷?0世紀70年。代發(fā)展至今，其結(jié)構(gòu)、工藝、集成度、功能、速度、性能等方面都在不斷的改進和提高；因此掌握FPGA的開發(fā)和使用是一項很有實用性的技術(shù)。數(shù)字電路器件進行一個更加詳細的研究。國內(nèi)外發(fā)展與應用[1-2]. 角色逐漸成為電子設(shè)計領(lǐng)域的重要器件。它極大地提高了設(shè)計靈活性并縮短了產(chǎn)品上市時。率和調(diào)速性能提高；而現(xiàn)代控制理論的發(fā)展為進一步改善電機調(diào)速性能提供了有利條件，能使交流調(diào)速系統(tǒng)性能得到滿足。近年來發(fā)展起來的超大規(guī)?？删幊踢壿嬓酒?

　　

【正文】 jian[7:0]。 end endcase end always@(posedge clk) //計數(shù)器主模塊 begin case(state) //狀態(tài)選擇 shang: //加計數(shù) 河北大學 2020 屆本科生畢業(yè)論文（設(shè)計） 15 begin reset=0。 out=p。 end xia: //減計數(shù) begin reset=0。 out=q。 end bh: //捕獲模式 begin reset=0。 if(buhuo) begin bhuo=p。 zs=1。 end else begin if(shuchu) begin out=bhuo。 zs=1。 end else begin zs=0。 out=p。 end end end mm:begin //脈寬調(diào)制模式 reset=0。 河北大學 2020 屆本科生畢業(yè)論文（設(shè)計） 16 if(pregjian) out[0]=1。 else out[0]=0。 end endcase end jia jia(.clk(clk),.q(p),.in(regjia),.reset(reset))。 jian jian(.clk(clk),.q(q),.in(regjian),.reset(reset))。 endmodule 最終程序各模式波形圖： 1）加計數(shù)時的波形圖 圖 39 add 為 0 時，為加計數(shù)模式時波形 從圖中可以看出， out 輸出對 clk 計數(shù)，波形與設(shè)計目標相符。 2） 設(shè)定為模式 1（減計數(shù)模式）時波形 State 為 0，加計數(shù)模式 15 進制 河北大學 2020 屆本科生畢業(yè)論文（設(shè)計） 17 圖 310 add 為 1，減計數(shù)模式時波形 從圖中可以看出，當?shù)刂窢顟B(tài)信號更改后開始并未生效，而是等到讀取信號到來時才開始生效。加上讀取信號后，可以有效防止地址線干擾或不穩(wěn)定所帶來的各種問題。 3） 捕獲模式時波形 圖 311 add為 2時，為 捕獲 模式時波形 從圖中可以看到，當計數(shù)器處理捕獲模式，當捕獲信號有效時，計數(shù)器當時的數(shù)據(jù)被捕獲到捕獲寄存器中，但此時計數(shù)器并沒有停止，輸出也保持輸出計數(shù)器數(shù)值，但當輸出信號有效時，輸出為捕獲寄存器中的數(shù)據(jù)，當輸出信號停止后，再改為輸出計數(shù)器的數(shù)據(jù)，在此期間，計數(shù)器始終未停止計數(shù)。 捕獲信號有效 輸出信號有效 讀取信號生效 時模式 才改變時 減計數(shù) 初始 值為 9 捕獲數(shù)據(jù)寄存器 輸出信號有效時輸出捕獲寄存器中數(shù)據(jù) 河北大學 2020 屆本科生畢業(yè)論文（設(shè)計） 18 4） 脈寬 調(diào)制模式 波形圖 圖 313 add為 3時，為 可調(diào)脈寬脈沖發(fā)射 波形 脈寬調(diào)制模式中，周期由加計數(shù)寄存器數(shù)值設(shè)定，脈寬由減計數(shù)器數(shù)值設(shè)定。由 out0位輸出脈沖，從圖 313 可以看出，輸出脈沖和所設(shè)定值（周期 15 個脈沖，低電平 10 個脈沖）相符。 5） 數(shù)據(jù)讀取時波形圖 圖 312，數(shù)據(jù)讀取時波形 圖示只對加寄存器和減寄存器的低位進行了設(shè)定，從圖中可以看出，地址信號和數(shù)據(jù)線上數(shù)據(jù)準備好后，當讀取信號有效時，數(shù)據(jù)被讀入地址寄存器的指定地址中，讀取信號無效時，數(shù)據(jù)線、地址線改變但寄存器中數(shù)據(jù)沒發(fā)生改變，和預期目標相符。 脈寬 調(diào)制模式時 out0 輸出 輸出脈沖 地址、數(shù)據(jù)準備好后，讀取信號有效時數(shù)據(jù)送入目的寄存器 河北大學 2020 屆本科生畢業(yè)論文（設(shè)計） 19 4 總結(jié) 本設(shè)計計數(shù)器 \定時器可以對 0— 65535 以內(nèi)任意進制數(shù)據(jù)進行加減計數(shù)，并具有脈寬調(diào)制功能的脈沖發(fā)射端 口，各個功能模式間切換操作方便靈活。本設(shè)計整體采用了三總線—— 數(shù)據(jù)線、地址線、控制線的系統(tǒng)設(shè)計方式使得該計數(shù)器 \定時器 用戶 更加 使用簡單、方便靈活 ，并使得 FPGA 資源得到更加充分的使用。計數(shù)器數(shù)據(jù)輸入通過增加一個讀取控制信號，使得數(shù)據(jù)輸入更加可靠，計數(shù)器運行時抗干擾能力更強。另外本設(shè)計采用 VerilogHDL硬件描述語言，整體設(shè)計體現(xiàn)了該硬件語言簡單易用的特點，自上而下的設(shè)計方式體現(xiàn)了其在系統(tǒng)級設(shè)計方面的優(yōu)點。本設(shè)計還進一步提高的地方，在于其輸出可以采用七位數(shù)碼管輸出方式，這樣會使得輸出端口少，輸出結(jié)果更直觀 。 河北大學 2020 屆本科生畢業(yè)論文（設(shè)計） 20 參考文獻 [1] 楊躍 .FPGA應用開發(fā)實戰(zhàn)技巧精粹 .北京：人民郵電出版社， [2] 周潤景 ,圖雅 ,張麗敏 .基于 QuartusⅡ的 FPGA/CPLD 數(shù)字系統(tǒng)設(shè)計實例 [M].北京 :電子工業(yè)出版社 ,2020. [3] 汪國強 .EDA技術(shù)與應用（第 2版） .北京：電子工業(yè)出版社， . [4] 馬或 ,王丹利 ,王麗英 .CPLD/FPGA 可編程邏輯器件實用教程 [M].北京 :機械工業(yè)出版社 ,2020. [5] 革新科技 .. [6] 夏宇聞 .Verilog 數(shù)字系統(tǒng)設(shè)計教程 .北京：北京航空航天大學出版社， . [7] 潘松 ,黃繼業(yè) .EDA技術(shù)實用教程 [M].北京 :科學出版社 ,2020. [8] 李國麗 ,欒銘 .EDA與數(shù)字系統(tǒng)設(shè)計 [M].北京 :機械工業(yè)出版社 ,2020. [9] ALTERA公司 .CycloneⅡ系列器件使用手冊 . [10] CPLD/FPGA 的開發(fā)與應用 電子工業(yè)出版社 徐志軍 徐光輝 [11] HDL A Gride to Digital Design and Synthesis [12] 路而紅 .電子設(shè)計自動化應用技術(shù) [M].北京 :高等教育出版社 ,2020.