基于fpga的定時(shí)器計(jì)數(shù)器的設(shè)計(jì)與實(shí)現(xiàn)論文資料-資料下載頁(yè)
2024-11-08 01:34本頁(yè)面
【導(dǎo)讀】現(xiàn)簡(jiǎn)單脈寬調(diào)制功能和捕獲比較功能。本設(shè)計(jì)采用QuartusII編譯開(kāi)發(fā)工具使用VerilogHDL. 在系統(tǒng)級(jí)設(shè)計(jì)上自上而下設(shè)計(jì)風(fēng)格的優(yōu)點(diǎn)。本設(shè)計(jì)中采用了三總線的設(shè)計(jì)方案，使設(shè)計(jì)更。本設(shè)計(jì)所有模塊與功能均在QuartusII版本下通過(guò)編譯與仿。真，實(shí)現(xiàn)了定時(shí)器/計(jì)數(shù)器的設(shè)計(jì)功能。中FPGA已經(jīng)開(kāi)始取代ASIC，使FPGA的應(yīng)用領(lǐng)域不斷擴(kuò)大。目前FPGA廣泛應(yīng)用于通信、信號(hào)處理、嵌入式處理器、圖像處理和工業(yè)控制等領(lǐng)域?？删幊踢壿嬈骷?0世紀(jì)70年。代發(fā)展至今，其結(jié)構(gòu)、工藝、集成度、功能、速度、性能等方面都在不斷的改進(jìn)和提高；因此掌握FPGA的開(kāi)發(fā)和使用是一項(xiàng)很有實(shí)用性的技術(shù)。數(shù)字電路器件進(jìn)行一個(gè)更加詳細(xì)的研究。國(guó)內(nèi)外發(fā)展與應(yīng)用[1-2]. 角色逐漸成為電子設(shè)計(jì)領(lǐng)域的重要器件。它極大地提高了設(shè)計(jì)靈活性并縮短了產(chǎn)品上市時(shí)。率和調(diào)速性能提高；而現(xiàn)代控制理論的發(fā)展為進(jìn)一步改善電機(jī)調(diào)速性能提供了有利條件，能使交流調(diào)速系統(tǒng)性能得到滿足。近年來(lái)發(fā)展起來(lái)的超大規(guī)模可編程邏輯芯片
【正文】 jian[7:0]。 end endcase end always@(posedge clk) //計(jì)數(shù)器主模塊 begin case(state) //狀態(tài)選擇 shang: //加計(jì)數(shù) 河北大學(xué) 2020 屆本科生畢業(yè)論文（設(shè)計(jì)） 15 begin reset=0。 out=p。 end xia: //減計(jì)數(shù) begin reset=0。 out=q。 end bh: //捕獲模式 begin reset=0。 if(buhuo) begin bhuo=p。 zs=1。 end else begin if(shuchu) begin out=bhuo。 zs=1。 end else begin zs=0。 out=p。 end end end mm:begin //脈寬調(diào)制模式 reset=0。 河北大學(xué) 2020 屆本科生畢業(yè)論文（設(shè)計(jì)） 16 if(pregjian) out[0]=1。 else out[0]=0。 end endcase end jia jia(.clk(clk),.q(p),.in(regjia),.reset(reset))。 jian jian(.clk(clk),.q(q),.in(regjian),.reset(reset))。 endmodule 最終程序各模式波形圖： 1）加計(jì)數(shù)時(shí)的波形圖 圖 39 add 為 0 時(shí)，為加計(jì)數(shù)模式時(shí)波形 從圖中可以看出， out 輸出對(duì) clk 計(jì)數(shù)，波形與設(shè)計(jì)目標(biāo)相符。 2） 設(shè)定為模式 1（減計(jì)數(shù)模式）時(shí)波形 State 為 0，加計(jì)數(shù)模式 15 進(jìn)制 河北大學(xué) 2020 屆本科生畢業(yè)論文（設(shè)計(jì)） 17 圖 310 add 為 1，減計(jì)數(shù)模式時(shí)波形 從圖中可以看出，當(dāng)?shù)刂窢顟B(tài)信號(hào)更改后開(kāi)始并未生效，而是等到讀取信號(hào)到來(lái)時(shí)才開(kāi)始生效。加上讀取信號(hào)后，可以有效防止地址線干擾或不穩(wěn)定所帶來(lái)的各種問(wèn)題。 3） 捕獲模式時(shí)波形 圖 311 add為 2時(shí)，為 捕獲 模式時(shí)波形 從圖中可以看到，當(dāng)計(jì)數(shù)器處理捕獲模式，當(dāng)捕獲信號(hào)有效時(shí)，計(jì)數(shù)器當(dāng)時(shí)的數(shù)據(jù)被捕獲到捕獲寄存器中，但此時(shí)計(jì)數(shù)器并沒(méi)有停止，輸出也保持輸出計(jì)數(shù)器數(shù)值，但當(dāng)輸出信號(hào)有效時(shí)，輸出為捕獲寄存器中的數(shù)據(jù)，當(dāng)輸出信號(hào)停止后，再改為輸出計(jì)數(shù)器的數(shù)據(jù)，在此期間，計(jì)數(shù)器始終未停止計(jì)數(shù)。 捕獲信號(hào)有效 輸出信號(hào)有效 讀取信號(hào)生效 時(shí)模式 才改變時(shí) 減計(jì)數(shù) 初始 值為 9 捕獲數(shù)據(jù)寄存器 輸出信號(hào)有效時(shí)輸出捕獲寄存器中數(shù)據(jù) 河北大學(xué) 2020 屆本科生畢業(yè)論文（設(shè)計(jì)） 18 4） 脈寬 調(diào)制模式 波形圖 圖 313 add為 3時(shí)，為 可調(diào)脈寬脈沖發(fā)射 波形 脈寬調(diào)制模式中，周期由加計(jì)數(shù)寄存器數(shù)值設(shè)定，脈寬由減計(jì)數(shù)器數(shù)值設(shè)定。由 out0位輸出脈沖，從圖 313 可以看出，輸出脈沖和所設(shè)定值（周期 15 個(gè)脈沖，低電平 10 個(gè)脈沖）相符。 5） 數(shù)據(jù)讀取時(shí)波形圖 圖 312，數(shù)據(jù)讀取時(shí)波形 圖示只對(duì)加寄存器和減寄存器的低位進(jìn)行了設(shè)定，從圖中可以看出，地址信號(hào)和數(shù)據(jù)線上數(shù)據(jù)準(zhǔn)備好后，當(dāng)讀取信號(hào)有效時(shí)，數(shù)據(jù)被讀入地址寄存器的指定地址中，讀取信號(hào)無(wú)效時(shí)，數(shù)據(jù)線、地址線改變但寄存器中數(shù)據(jù)沒(méi)發(fā)生改變，和預(yù)期目標(biāo)相符。 脈寬 調(diào)制模式時(shí) out0 輸出 輸出脈沖 地址、數(shù)據(jù)準(zhǔn)備好后，讀取信號(hào)有效時(shí)數(shù)據(jù)送入目的寄存器 河北大學(xué) 2020 屆本科生畢業(yè)論文（設(shè)計(jì)） 19 4 總結(jié) 本設(shè)計(jì)計(jì)數(shù)器 \定時(shí)器可以對(duì) 0— 65535 以內(nèi)任意進(jìn)制數(shù)據(jù)進(jìn)行加減計(jì)數(shù)，并具有脈寬調(diào)制功能的脈沖發(fā)射端 口，各個(gè)功能模式間切換操作方便靈活。本設(shè)計(jì)整體采用了三總線—— 數(shù)據(jù)線、地址線、控制線的系統(tǒng)設(shè)計(jì)方式使得該計(jì)數(shù)器 \定時(shí)器 用戶 更加 使用簡(jiǎn)單、方便靈活 ，并使得 FPGA 資源得到更加充分的使用。計(jì)數(shù)器數(shù)據(jù)輸入通過(guò)增加一個(gè)讀取控制信號(hào)，使得數(shù)據(jù)輸入更加可靠，計(jì)數(shù)器運(yùn)行時(shí)抗干擾能力更強(qiáng)。另外本設(shè)計(jì)采用 VerilogHDL硬件描述語(yǔ)言，整體設(shè)計(jì)體現(xiàn)了該硬件語(yǔ)言簡(jiǎn)單易用的特點(diǎn)，自上而下的設(shè)計(jì)方式體現(xiàn)了其在系統(tǒng)級(jí)設(shè)計(jì)方面的優(yōu)點(diǎn)。本設(shè)計(jì)還進(jìn)一步提高的地方，在于其輸出可以采用七位數(shù)碼管輸出方式，這樣會(huì)使得輸出端口少，輸出結(jié)果更直觀 。 河北大學(xué) 2020 屆本科生畢業(yè)論文（設(shè)計(jì)） 20 參考文獻(xiàn) [1] 楊躍 .FPGA應(yīng)用開(kāi)發(fā)實(shí)戰(zhàn)技巧精粹 .北京：人民郵電出版社， [2] 周潤(rùn)景 ,圖雅 ,張麗敏 .基于 QuartusⅡ的 FPGA/CPLD 數(shù)字系統(tǒng)設(shè)計(jì)實(shí)例 [M].北京 :電子工業(yè)出版社 ,2020. [3] 汪國(guó)強(qiáng) .EDA技術(shù)與應(yīng)用（第 2版） .北京：電子工業(yè)出版社， . [4] 馬或 ,王丹利 ,王麗英 .CPLD/FPGA 可編程邏輯器件實(shí)用教程 [M].北京 :機(jī)械工業(yè)出版社 ,2020. [5] 革新科技 .. [6] 夏宇聞 .Verilog 數(shù)字系統(tǒng)設(shè)計(jì)教程 .北京：北京航空航天大學(xué)出版社， . [7] 潘松 ,黃繼業(yè) .EDA技術(shù)實(shí)用教程 [M].北京 :科學(xué)出版社 ,2020. [8] 李國(guó)麗 ,欒銘 .EDA與數(shù)字系統(tǒng)設(shè)計(jì) [M].北京 :機(jī)械工業(yè)出版社 ,2020. [9] ALTERA公司 .CycloneⅡ系列器件使用手冊(cè) . [10] CPLD/FPGA 的開(kāi)發(fā)與應(yīng)用 電子工業(yè)出版社 徐志軍 徐光輝 [11] HDL A Gride to Digital Design and Synthesis [12] 路而紅 .電子設(shè)計(jì)自動(dòng)化應(yīng)用技術(shù) [M].北京 :高等教育出版社 ,2020.
環(huán)評(píng)公示相關(guān)推薦
鄂ICP備17016276號(hào)-1