【正文】 由 out0位輸出脈沖，從圖 313 可以看出，輸出脈沖和所設(shè)定值（周期 15 個脈沖，低電平 10 個脈沖）相符。 if(buhuo) begin bhuo=p。d1: begin if(dq) 河北大學(xué) 2020 屆本科生畢業(yè)論文（設(shè)計） 14 regjia[15:8]=date。 reg[7:0]state。 always(posedge clk) begin if(reset) q=0。 圖 31 16位加計數(shù)器器件圖 程序流程圖： 16 位加計數(shù)器源程序： 開始 檢測到脈沖輸入 是否到設(shè)定進制值 N Y 計數(shù)器清零，重新開始加計數(shù) 圖 32 16位加計數(shù) 流程圖 器 流程圖 進制數(shù)值設(shè)定 河北大學(xué) 2020 屆本科生畢業(yè)論文（設(shè)計） 9 module jia(clk,q,in,reset)。 優(yōu)點 ： 在設(shè)計周期開始就做好了系統(tǒng)分析；由于設(shè)計的主要仿真和調(diào)試過程是在高層完成的，所以能夠早期發(fā)現(xiàn)結(jié)構(gòu)設(shè)計上的錯誤，避免了設(shè)計工作的浪費，方便了系統(tǒng)的劃分和整個項目的管理，可減少設(shè)計人員勞動，避免了重復(fù)設(shè)計。 1990 年 CADENCE公司公開發(fā)表了 Verilog HDL，并成立 OVI(0pen Verilog International)組織以促進Verilog HDL 語 言 的 發(fā) 展 。 功能強大的邏輯綜合工具； 它極大地提高了設(shè)計靈活性并縮短了產(chǎn)品上市時間，在通信、工業(yè)控制、航空領(lǐng)域中廣泛應(yīng)用。河北大學(xué) 2020 屆本科生畢業(yè)論文（設(shè)計） 基于 FPGA 的定時器 /計數(shù)器的設(shè)計與實現(xiàn) 摘 要 本課題 旨在 用 EDA 工具與硬件描述語言 設(shè)計 一個基于 Altera 公司的 FPGA 16 位計數(shù)器 \定時器，可對連續(xù)和非連續(xù)脈沖進行計數(shù)，并且計數(shù)器在具有計數(shù)定時功能基礎(chǔ)上，實現(xiàn)簡單脈寬調(diào)制功能和捕獲比較功能。 現(xiàn)代電氣傳動技術(shù)的發(fā)展得益于電力電子技術(shù)、自動控制技術(shù)和微電子技術(shù)的發(fā)展，現(xiàn)代全 控開關(guān)型電力電子器件制造技術(shù)的進步和 PWM 技術(shù)的產(chǎn)生使處于調(diào)速系統(tǒng)中的電機電流諧波減小、轉(zhuǎn)矩脈動降低、電機運行效率和調(diào)速性能提高；而現(xiàn)代控制理論的發(fā)展為進一步改善 電機調(diào)速性能提供了有利條件，出現(xiàn)了標(biāo)志現(xiàn)代交流調(diào)速理論的矢量控制和直接轉(zhuǎn)矩控制，使感應(yīng)電機的調(diào)速性能可以和直流電機媲美；然而， 10 多年的研究經(jīng)驗告訴我們，優(yōu)越的調(diào)速性能是需要強有力的微電子技術(shù) (以往主要是高速 CPU)發(fā)展來保障的，先進的控制算法加上高速的計算處理能力才能使交流調(diào)速系統(tǒng)性能得到滿足。 完備的電路功能仿真與時序邏輯仿真工具； 1995 年 Verilog HDL 成為 IEEE 標(biāo) 準(zhǔn) ， 即IEEE Standard 1364— 1995。 缺點 ： 得到的最小單元不標(biāo)準(zhǔn)，且制造成本高。 input clk,reset。 else begin 開始 檢測到脈沖輸入 是否到 0 N Y 計數(shù)器為 0，重新開始減計數(shù) 圖 35 16位減計數(shù)器 流程圖 計數(shù)初值設(shè)定 河北大學(xué) 2020 屆本科生畢業(yè)論文（設(shè)計） 11 if(q0) q=q1。 //狀態(tài)寄存器 reg [15:0]bhuo。 else regjia[15:8]=regjia[15:8]。 zs=1。 5） 數(shù)據(jù)讀取時波形圖 圖 312，數(shù)據(jù)讀取時波形 圖示只對加寄存器和減寄存器的低位進行了設(shè)定，從圖中可以看出，地址信號和數(shù)據(jù)線上數(shù)據(jù)準(zhǔn)備好后，當(dāng)讀取信號有效時，數(shù)據(jù)被讀入地址寄存器的指定地址中，讀取信號無效時，數(shù)據(jù)線、地址線改變但寄存器中數(shù)據(jù)沒發(fā)生改變，和預(yù)期目標(biāo)相符。 捕獲信號有效 輸出信號有效 讀取信號生效 時模式 才改變時 減計數(shù) 初始 值為 9 捕獲數(shù)據(jù)寄存器 輸出信號有效時輸出捕獲寄存器中數(shù)據(jù) 河北大學(xué) 2020 屆本科生畢業(yè)論文（設(shè)計） 18 4） 脈寬 調(diào)制模式 波形圖 圖 313 add為 3時，為 可調(diào)脈寬脈沖發(fā)射 波形 脈寬調(diào)制模式中，周期由加計數(shù)寄存器數(shù)值設(shè)定，脈寬由減計數(shù)器數(shù)值設(shè)定。 end bh: //捕獲模式 begin reset=0。 //讀取信號無效時不能改變寄存器數(shù)據(jù) end 339。 reg zs。 reg[15:0]q。 16 位加計數(shù)器模塊 16 位計數(shù)器只有對脈沖進行計數(shù)功能，有 16位進制數(shù)據(jù)可以由設(shè)定端口（ indate[150]） ,復(fù)位端口，和 16 位數(shù)據(jù)輸出端口。這種方法的優(yōu)、缺點如下。 1989 年圖 1 GXSOC/SOPCCIDE實驗平臺 河北大學(xué) 2020 屆本科生畢業(yè)論文（設(shè)計） 3 CADENCE 公司收購了 GDA 公司，使 Verilog HDL 成為該公司的獨家專利。 使用組合編譯方式可一次完成整體設(shè)計流程； ? 國內(nèi)外發(fā)展與應(yīng)用 [12] 自 1985 年問世以來， FPGA(現(xiàn)場可編程門陣列 )從集成電路與系統(tǒng)家族一個不起眼的小角色逐漸成為電子設(shè)計領(lǐng)域的重要器件。本設(shè)計采 用 QuartusII 編譯 開發(fā)工具使用 VerilogHDL設(shè)計語言進行設(shè)計，并采用了由上而下的設(shè)計方法對計數(shù)器進行設(shè)計，體現(xiàn)了 VerilogHDL在系統(tǒng)級設(shè)計上自上而下設(shè)計風(fēng)格的優(yōu)點。近年來發(fā)展起來的超大規(guī)模可編程邏輯芯片（ FPGA/CPLD） ，由于其靈活的可編程能力、快 速的并行信號處理方式、足夠多的內(nèi)部資源、無復(fù)位問題和程序跑飛的困擾等，使其在電氣傳動領(lǐng)域中獲得了廣泛應(yīng)用。 支持軟件源文件的添加和創(chuàng)建，并將它們鏈接起來生成編程文件； 4） Verilog HDL 的主要 特點 [911] Verilog HDL 既是一種行為描述語言，也是一種結(jié)構(gòu)描述語言。 河北大學(xué) 2020 屆本科生畢業(yè)論文（設(shè)計） 5 混合的設(shè)計方法 復(fù)雜數(shù)字邏輯電路和系統(tǒng)設(shè)計過程，通常是以上兩種設(shè)計方法的結(jié)合。 output[15:0