數字定時器的設計與實現-資料下載頁
2025-06-30 01:56本頁面
【正文】 end else ahour[3:0]=ahour[3:0]+1。 end always @(posedge clk) begin if(stop==1) begin sec1[7:0]=0。 minclk=1。 end else if(sec1==839。h59) begin sec1=0。 minclk=1。 end else begin if(sec1[3:0]==9) begin sec1[3:0]=0。 sec1[7:4]=sec1[7:4]+1。 end else sec1[3:0]=sec1[3:0]+1。 minclk=0。 end if(stop==1) begin sec1[7:0]=0。 minclk=1。 end endalways @(posedge minclk) begin if(stop==1) begin min1[7:0]=0。 hclk=1。 end if(min1==839。h59) begin min1=0。 hclk=1。 end else begin if(min1[3:0]==9) begin min1[3:0]=0。 min1[7:4]=min1[7:4]+1。 end else min1[3:0]=min1[3:0]+1。 hclk=0。 end if(stop==1) begin min1[7:0]=0。 hclk=1。 end endalways @(posedge hclk) begin if(stop==1) begin hour1[7:0]=0。 end if(hour1==839。h23) hour1=0。 else begin if(hour1[3:0]==9) begin hour1[3:0]=0。 hour1[7:4]=hour1[7:4]+1。 end else hour1[3:0]=hour1[3:0]+1。 end if(stop==1) begin hour1[7:0]=0。 end end always if((hour1[7:0]==ahour[7:0])amp。amp。(min1[7:0]==amin[7:0]amp。amp。min1!=0)amp。amp。stop!=1amp。amp。sec1[7:0]==1) begin k=1。 clr=1。 end else begin k=0。 clr=0。 end endmodule 總體電路圖
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