課程設(shè)計(jì)論文-基于vhdl語言的簡易邏輯分析儀設(shè)計(jì)-資料下載頁
【導(dǎo)讀】高校電氣類及相關(guān)專業(yè)教學(xué)中，實(shí)踐環(huán)節(jié)越來越被重視。在數(shù)字電路的實(shí)驗(yàn)及數(shù)字。系統(tǒng)的設(shè)計(jì)中，示波器已遠(yuǎn)遠(yuǎn)不能滿足教學(xué)要求。然而自1973年世界上第一臺邏輯分析儀至今，邏輯分析儀的普及率仍然很低，30%. 以上的數(shù)字設(shè)計(jì)師沒有使用邏輯分析儀，80%的高校實(shí)驗(yàn)室沒有普及邏輯分析儀。要的原因在于其高昂的價(jià)格。邏輯分析儀昂貴的價(jià)格和越來越廣泛的應(yīng)用前景之間的矛。邏輯分析儀的主要功能就是分析測量數(shù)字系統(tǒng)的邏輯波形和邏輯關(guān)系。據(jù)流的內(nèi)容，從而發(fā)現(xiàn)和解決故障。實(shí)現(xiàn)簡易邏輯分析儀的功能。在本次計(jì)中，系統(tǒng)開發(fā)平臺為MAX+plusⅡ[2]。MAX+plusⅡ是Altera公司提供的。FPGA/CPLD開發(fā)集成環(huán)境，Altera是世界上最大可編程邏輯器件的供應(yīng)商之一。Max+plusⅡ界面友好，使用便捷，被譽(yù)為業(yè)界最易用易學(xué)的EDA軟件。一種與結(jié)構(gòu)無關(guān)的設(shè)計(jì)環(huán)境，是設(shè)計(jì)者能方便地進(jìn)行設(shè)計(jì)輸入、快速處理和器件編程。VHDL主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)、行為、功能和接口。EN是使能信號，EN是低電平時(shí)，START始終是S0狀態(tài)。
【正文】 END CONTROL。 ARCHITECTURE A OF CONTROL IS TYPE STATE_SPACE IS(S0,S1,S2,S3,S4,S5,S6)。 SIGNAL STATE:STATE_SPACE。 BEGIN PROCESS(CLK) BEGIN IF(CLK39。 EVENT AND CLK=39。139。) THEN 如果時(shí)鐘有效作用沿發(fā)生 CASE STATE IS 狀態(tài)分支 WHEN S0= STATE=S1。 S0 無條件轉(zhuǎn)向 S1 WHEN S1= STATE=S2。 WHEN S2= IF EOC=39。139。 THEN 如果 ECO=39。139。,狀態(tài)轉(zhuǎn)向 S3 STATE=S3。 否則保持為 S2 END IF。 WHEN S3= STATE=S4。 WHEN S4= STATE=S5。 WHEN S5= STATE=S6。 WHEN S6= STATE=S0。 END CASE。 狀態(tài)分支結(jié)束 基于 VHDL語言的簡易邏輯分析儀設(shè)計(jì) 第 23頁 共 24頁 END IF。 END PROCESS。 START=39。139。 WHEN STATE=S1 ELSE 39。039。 OE=39。139。 WHEN STATE=S3 ELSE 39。039。 輸出信號賦值語句，例如 狀態(tài) S1 時(shí)， START=1, EN1=39。139。 WHEN STATE=S4 ELSE 39。039。 否則 START=0 NWR=39。039。 WHEN STATE=S6 ELSE 39。139。 END A。 數(shù)據(jù)處理器 CALC 的 VHDL 程序 : LIBRARY IEEE。 USE 。 USE 。 使用 IEEE 標(biāo)準(zhǔn)中的 UNSIGNED 庫 ENTITY CALC IS 實(shí)體 CALC 說明 PORT( DATA :IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 Q :OUT STD_LOGIC_VECTOR(8 DOWNTO 0) )。 CONSTANT STAND:STD_LOGIC_VECTOR(8 DOWNTO 0):=111101110。 END CALC。 標(biāo)準(zhǔn)值（補(bǔ)碼）賦值負(fù)數(shù) ARCHITECTURE A OF CALC IS BEGIN PROCESS (DATA) VARIABLE INTER1,INTER2,INTER3:STD_LOGIC_VECTOR(8 DOWNTO 0)。 3 個中間變量說明 VARIABLE C:STD_LOGIC。 極性位變量說明 BEGIN FOR I IN 0 TO 8 LOOP INTER1(I):=39。039。 循環(huán)語句 INTER2(I):=39。039。 3 個中間變量各位均清 0 INTER3(I):=39。039。 END LOOP。 FOR I IN 0 TO 7 LOOP INTER1(I):=DATA(I)。 循環(huán)語句， DATA 各位值賦給變量 END LOOP。 INTER1 的各對應(yīng)位 INTER2:=INTER1+STAND。 輸入和標(biāo)準(zhǔn)值補(bǔ)碼相加，完成減法運(yùn)算 IF INTER2(8)=39。139。 THEN C:=39。039。 FOR I IN 0 TO 7 LOOP INTER3(I):=INTER2(I) XOR C。 極性位生成 C:=INTER2(I) OR C。 如果運(yùn)算結(jié)果極性位＝ 1 END LOOP。 則數(shù)值位求補(bǔ) INTER3(8):=39。139。 ELSE 基于 VHDL語言的簡易邏輯分析儀設(shè)計(jì) 第 24頁 共 24頁 FOR I IN 0 TO 8 LOOP 如果極性位＝ 0，則數(shù)值位不變 INTER3(I):=INTER2(I)。 END LOOP。 END IF。 Q=INTER3。 運(yùn)算結(jié)果（低 8 位送 DAC 變換，高位－極性位直接輸出） END PROCESS。 END A。 數(shù)據(jù)存儲讀寫模塊的 VHDL 源程序： LIBRARY IEEE。 USE 。 USE 。 USE 。 ENTITY RAM IS GENERIC(WIDTH: INTEGER := 16。 用于改變存儲器數(shù)據(jù)的長度 DEPTH: INTEGER := 16)。 –用于改變存儲器地址的長度 PORT( CLK : IN STD_LOGIC。 時(shí)鐘 ADDR : IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 地址總線 CS : IN STD_LOGIC。 片選 OE : IN STD_LOGIC。 輸出使能 DATA_I: IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 寫信號總線 DATA_O: OUT STD_LOGIC_VECTOR(7 DOWNTO 0) )。 END RAM。 ARCHITECTURE BEHAVIORAL OF RAM IS TYPE RAM IS ARRAY(15 DOWNTO 0) OF STD_LOGIC_VECTOR(7 DOWNTO 0)。 SIGNAL RAM1 : RAM。 BEGIN PROCESS(CLK) BEGIN IF(CLK39。EVENT AND CLK = 39。139。) THEN IF(CS = 39。039。) THEN IF(OE = 39。039。) THEN DATA_O = RAM1(CONV_INTEGER(ADDR))。 ELSE RAM1(CONV_INTEGER(ADDR)) = DATA_I。 END IF。 END IF。 END IF。 END PROCESS。 END BEHAVIORAL。
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