【正文】 F。 money_2=CONV_STD_LOGIC_VECTOR(money,4)。END PROCESS。END ARCHITECTURE rtl。6，找零出貨模塊LIBRARY IEEE。USE 。USE 。USE 。ENTITY change_deliver IS PORT(reset,sysclk,start_in,ok_buy,timer_down:IN STD_LOGIC。 money_1,money_2:IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 deliver:OUT STD_LOGIC。 change:OUT STD_LOGIC_VECTOR(3 DOWNTO 0))。END ENTITY。ARCHITECTURE rtl OF change_deliver ISSIGNAL ok_buy_rising,ok_buy_dlayed:STD_LOGIC。SIGNAL timer_down_rising,timer_down_dlayed:STD_LOGIC。SIGNAL cc,bb:INTEGER。BEGINok_buy_rising=ok_buy AND (NOT ok_buy_dlayed)。timer_down_rising=timer_down AND (NOT timer_down_dlayed)。give_money:PROCESS(reset,sysclk,timer_down_rising,ok_buy_rising,money_1,money_2)ISVARIABLE tmpe:INTEGER。VARIABLE vv:STD_LOGIC。BEGIN cc=CONV_INTEGER(money_1)。 bb=CONV_INTEGER(money_2)。 IF(reset=39。039。 OR timer_down_rising=39。139。)THEN tmpe:=0。deliver=39。039。cc=0。bb=0。vv:=39。039。change=0000。 ELSIF(sysclk39。EVENT AND sysclk=39。139。)THEN IF(ok_buy_rising=39。039。 AND vv=39。039。)THEN deliver=39。039。 change=money_2。 ELSE vv:=39。139。 IF(bbcc)THEN tmpe:=bbcc。 change=CONV_STD_LOGIC_VECTOR(tmpe,4)。 deliver=39。139。 ELSE deliver=39。039。 change=money_2。 END IF。 END IF。 timer_down_dlayed=timer_down。 ok_buy_dlayed=ok_buy。 END IF。END PROCESS。END ARCHITECTURE rtl。7頂層文件LIBRARY IEEE。USE 。USE 。USE 。ENTITY top IS PORT(reset,sysclk,start_cancel,ok_buy:IN STD_LOGIC。 type_sel,quantity_sel:IN STD_LOGIC。 give_1yuan,give_5yuan,give_10yuan:IN STD_LOGIC。 deliver:OUT STD_LOGIC。 change:OUT STD_LOGIC_VECTOR(3 DOWNTO 0))。END ENTITY。ARCHITECTURE rtl OF top ISCOMPONENT sysclk_div IS PORT(sysclk:IN STD_LOGIC。 clk :OUT STD_LOGIC)。END COMPONENT sysclk_div。COMPONENT main_control IS PORT(reset,sysclk,start_cancel,type_sel,quantity_sel,timer_down:IN STD_LOGIC。 type1_out,type2_out,type3_out,start_out:OUT STD_LOGIC。 quan1_out,quan2_out,quan3_out:OUT STD_LOGIC)。END COMPONENT。COMPONENT timer_count IS PORT(reset,sysclk,clk,start_in,ok_buy:IN STD_LOGIC。 timer_down_out:OUT STD_LOGIC)。END COMPONENT。COMPONENT money_count IS PORT(reset,sysclk,start_in,timer_down,ok_buy:IN STD_LOGIC。 type1_in,type2_in,type3_in,quan1_in,quan2_in,quan3_in:IN STD_LOGIC。 money_1:OUT STD_LOGIC_VECTOR(3 DOWNTO 0))。END COMPONENT。COMPONENT give_money IS PORT(reset,sysclk,start_in,ok_buy:IN STD_LOGIC。 give_1yuan,give_5yuan,give_10yuan,timer_down:IN STD_LOGIC。 money_2:OUT STD_LOGIC_VECTOR(3 DOWNTO 0))。END COMPONENT。COMPONENT change_deliver IS PORT(reset,sysclk,start_in,ok_buy,timer_down:IN STD_LOGIC。 money_1,money_2:IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 deliver:OUT STD_LOGIC。 change:out STD_LOGIC_VECTOR(3 DOWNTO 0))。END COMPONENT。SIGNAL v1,v2,v3,v4,v5,v6,v7,v8,v9,v10:STD_LOGIC。SIGNAL vv1,vv2:STD_LOGIC_VECTOR(3 DOWNTO 0)。BEGINu1:sysclk_div PORT MAP(sysclk,v2)。u2:main_controlPORTMAP(reset,sysclk,start_cancel,type_sel,quantity_sel,v3,v4,v5,v6,v7,v8,v9,v10)。u3:timer_count PORT MAP(reset,sysclk,v2,v7,ok_buy,v3)。u4:money_count PORT MAP(reset,sysclk,v7,v3,ok_buy,v4,v5,v6,v8,v9,v10,vv1)。u5:give_moneyPORTMAP(reset,sysclk,v7,ok_buy,give_1yuan,give_5yuan,give_10yuan,v3,vv2)。u6:change_deliver PORT MAP(reset,sysclk,v7,ok_buy,v3,vv1,vv2,deliver,change)。END ARCHITECTURE rtl。結束語本設計（基于FPGA的自動售貨機控制系統設計）只提供了設計的核心模塊，在實際自動售貨機系統中還應包含去鍵抖動電路，狀態(tài)顯示電路以及報警電路等，如要運用到實際工程中這些都是必須的，并且特別要注意系統設計中的時序設計。通過設計簡單的自動售貨機，詳細了解了自動售貨機的投幣模塊，商品選擇模塊，主控模塊等模塊的軟件設計與實現主要功能的模塊的仿真。經過仿真與實踐，整個系統的工作穩(wěn)定可靠，具有較強的適應性，基本完成了自動售貨機的工作過程。不過缺點是只能完成相對比較簡單的自動售貨機功能，實現金額計算，發(fā)放商品，找零，退幣等功能。由于其中是商品存貨無限，找零無限，因此不會出現找零錢幣與商品存貨不足的情況。解決辦法是通過增加模塊與輸入信號來解決。本設計在VHDL進行設計時通過以下步驟來實現的：用分模塊的設計方法將整個系統分為延時模塊，商品選擇模塊，投幣模塊和送出商品模塊，使每個模塊的設計功能相對單一，降低了設計難度，也便于程序調試。系統中很多模塊的VHDL程序設計中，均涉及多個控制信號，多個控制信號的作用通過嵌套的條件語句完成的，這些條件信號的作用時機（是先作用還是后作用）和作用方式（是高、低電平還是上升沿、下降沿）非常有技巧，特別值得注意。由于本文采用的狀態(tài)機來完成實驗，所以程序各個模塊中涉及到很多狀態(tài)，通過對各個狀態(tài)實現的功能做詳細的劃分，從而使程序簡單明了的實現了相應的功能。在做自動售貨機的設計的過程中，通過查閱資料了解了自動售貨機的一些相關知識，它是集光、機、電、機械加工、制冷、加溫、防偽識別及電子軟件技術于一體的高新技術產品，同時也發(fā)現了其中的一些弊端。由于時代的發(fā)展，自動售貨機是現代社會中的一種商務工具，在生活中應用愈加廣泛，根據日本、美國等國家的經驗，自動售貨機將在全球范圍內得到更大的普及，但是在對我們的生活帶來方便的同時，由于它本身固有的特點，同時也不可避免的產生一些負面的影響，比如青少年的不良飲食習慣和吸煙等現象等在一定程度上是由于自動售貨機所致，自動售貨機便于銷售香煙，含糖飲料，這些沒有營養(yǎng)的含糖飲料像蘇打水，果汁飲料及冰茶等直接影響青少年肥胖病盛行的原因之一。自動售貨機的發(fā)展目標是為社會和生活帶來最大的便利，這就要求不但要具備實現其本身固有的功能，更重要的是要求不會給社會和日常生活帶來各種各樣的負面影響。致謝在這次畢業(yè)論文的撰寫過程中，得到了許多人的幫助。首先我要感謝我的指導老師在畢業(yè)設計上給予我們的指導、提供給我的支持和幫助，這是我能順利完成這次報告的主要原因，更重要的是老師耐心的幫我解決了許多技術上的難題，讓我能把系統做得更加完善。在此寫畢業(yè)論文期間，我不僅學到了許多新的知識，而且也開闊了視野，提高了自己的設計能力。在此，我也要感謝幫助過我們的同學們，他們?yōu)槲医鉀Q了不少我不太明白的難題。同時也感謝學院為我提供良好的做畢業(yè)設計的環(huán)境。最后再一次感謝所有在設計中曾經幫助過我的良師益友和同學。參考文獻[1]譚會生 張昌凡 編著《EDA技術及應用》.西安電子科技大學出版社[2]黃智偉 編著《FPGA系統設計與實踐》.電子工業(yè)出版社[3]賴漢義 編著《自動售貨機系統VHDL有限狀態(tài)機實現》.清華大學出版社[4]王曉峰 編著《電子設計的EDA技術應用》.長春師范學院學報：自然科學版[5]侯伯亨 編著《VHDL硬件描述語言與數字邏輯電路設計》.西安電子科技大學出版社[6]黃科 艾瓊龍 李磊 編著《EDA與數字系統設計案例實踐》.清華大學出版社[7]郭照南 編著《電子技術與EDA技術課程設計》.中南大學出版社[8]包明 編著《EDA技術與可編程器件的應用》.北京航空航天大學出版社 [9]潘松 黃繼業(yè) 編著《EDA技術實用教程——VHDL版（第四版）》.科學出版社[10]劉紹漢 林灶生 劉新民. 編著 《VHDL芯片設計》.清華大學出版社[11]鄒彥 編著 《EDA技術與數字系統設計》.電子工業(yè)出版社[12]王永華 《現代電氣控制及PLC應用技術》.：北京航空航天大學出版社[13]朱正偉 主編 《EDA技術及應用》.清華大學出版社[14]廖超平 主編 《EDA技術與VHDL使用教程》.高等教育出版社[15]章彬宏 主編 《EDA應用技術》.北京