【正文】 BEGIN IF(reset=39。039。 OR timer_down_rising=39。139。)THEN money_sum_tmpe:=0。uu:=39。039。 ELSIF(sysclk39。EVENT AND sysclk=39。139。)THEN IF(ok_buy_rising=39。039。 AND uu=39。039。)THEN money_sum_tmpe:=0。 ELSE uu:=39。139。 IF(start_in=39。039。)THEN 25 money_sum_tmpe:=0。 ELSIF(type1_in=39。139。 AND quan1_in=39。139。)THEN money_sum_tmpe:=1*1。 ELSIF(type1_in=39。139。 AND quan2_in=39。139。)THEN money_sum_tmpe:=1*2。 ELSIF(type1_in=39。139。 AND quan3_in=39。139。)THEN money_sum_tmpe:=1*3。 ELSIF(type2_in=39。139。 AND quan1_in=39。139。)THEN money_sum_tmpe:=2*1。 ELSIF(type2_in=39。139。 AND quan2_in=39。139。)THEN money_sum_tmpe:=2*2。 ELSIF(type2_in=39。139。 AND quan3_in=39。139。)THEN money_sum_tmpe:=2*3。 ELSIF(type3_in=39。139。 AND quan1_in=39。139。)THEN money_sum_tmpe:=3*1。 ELSIF(type3_in=39。139。 AND quan2_in=39。139。)THEN money_sum_tmpe:=3*2。 ELSIF(type3_in=39。139。 AND quan3_in=39。139。)THEN money_sum_tmpe:=3*3。 END IF。 END IF。 ok_buy_dlayed=ok_buy。 timer_down_dlayed=timer_down。 END IF。 money_1=CONV_STD_LOGIC_VECTOR(money_sum_tmpe,4)。 END PROCESS。 END ARCHITECTURE rtl。 26 5，給錢處理模塊 LIBRARY IEEE。 USE 。 USE 。 USE 。 ENTITY give_money IS PORT(reset,sysclk,start_in,ok_buy:IN STD_LOGIC。 give_1yuan,give_5yuan,give_10yuan,timer_down:IN STD_LOGIC。 money_2:OUT STD_LOGIC_VECTOR(3 DOWNTO 0))。 END ENTITY。 ARCHITECTURE rtl OF give_money IS SIGNAL ok_buy_rising,ok_buy_dlayed:STD_LOGIC。 SIGNAL timer_down_rising,timer_down_dlayed:STD_LOGIC。 BEGIN ok_buy_rising=ok_buy AND (NOT ok_buy_dlayed)。 timer_down_rising=timer_down AND (NOT timer_down_dlayed)。 give_money:PROCESS(reset,sysclk,timer_down_rising,ok_buy_rising)IS VARIABLE money:INTEGER。 VARIABLE mm:STD_LOGIC。 BEGIN IF(reset=39。039。 OR timer_down_rising=39。139。)THEN money:=0。mm:=39。039。 ELSIF(sysclk39。EVENT AND sysclk=39。139。)THEN IF(ok_buy_rising=39。039。 AND mm=39。039。)THEN money:=0。 ELSE mm:=39。139。 IF(start_in=39。039。)THEN money:=0。 ELSIF(give_1yuan=39。139。)THEN money:=1。 ELSIF(give_5yuan=39。139。)THEN money:=5。 27 ELSIF(give_10yuan=39。139。)THEN money:=10。 END IF。 END IF。 ok_buy_dlayed=ok_buy。 timer_down_dlayed=timer_down。 END IF。 money_2=CONV_STD_LOGIC_VECTOR(money,4)。 END PROCESS。 END ARCHITECTURE rtl。 6，找零出貨模塊 LIBRARY IEEE。 USE 。 USE 。 USE 。 ENTITY change_deliver IS PORT(reset,sysclk,start_in,ok_buy,timer_down:IN STD_LOGIC。 money_1,money_2:IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 deliver:OUT STD_LOGIC。 change:OUT STD_LOGIC_VECTOR(3 DOWNTO 0))。 END ENTITY。 ARCHITECTURE rtl OF change_deliver IS SIGNAL ok_buy_rising,ok_buy_dlayed:STD_LOGIC。 SIGNAL timer_down_rising,timer_down_dlayed:STD_LOGIC。 SIGNAL cc,bb:INTEGER。 BEGIN ok_buy_rising=ok_buy AND (NOT ok_buy_dlayed)。 timer_down_rising=timer_down AND (NOT timer_down_dlayed)。 give_money:PROCESS(reset,sysclk,timer_down_rising,ok_buy_rising,money_1,money_2)IS VARIABLE tmpe:INTEGER。 VARIABLE vv:STD_LOGIC。 BEGIN 28 cc=CONV_INTEGER(money_1)。 bb=CONV_INTEGER(money_2)。 IF(reset=39。039。 OR timer_down_rising=39。139。)THEN tmpe:=0。deliver=39。039。cc=0。bb=0。vv:=39。039。change=0000。 ELSIF(sysclk39。EVENT AND sysclk=39。139。)THEN IF(ok_buy_rising=39。039。 AND vv=39。039。)THEN deliver=39。039。 change=money_2。 ELSE vv:=39。139。 IF(bbcc)THEN tmpe:=bbcc。 change=CONV_STD_LOGIC_VECTOR(tmpe,4)。 deliver=39。139。 ELSE deliver=39。039。 change=money_2。 END IF。 END IF。 timer_down_dlayed=timer_down。 ok_buy_dlayed=ok_buy。 END IF。 END PROCESS。 END ARCHITECTURE rtl。 7 頂層文件 LIBRARY IEEE。 USE 。 USE 。 USE 。 ENTITY top IS PORT(reset,sysclk,start_cancel,ok_buy:IN STD_LOGIC。 29 type_sel,quantity_sel:IN STD_LOGIC。 give_1yuan,give_5yuan,give_10yuan:IN STD_LOGIC。 deliver:OUT STD_LOGIC。 change:OUT STD_LOGIC_VECTOR(3 DOWNTO 0))。 END ENTITY。 ARCHITECTURE rtl OF top IS COMPONENT sysclk_div IS PORT(sysclk:IN STD_LOGIC。 clk :OUT STD_LOGIC)。 END COMPONENT sysclk_div。 COMPONENT main_control IS PORT(reset,sysclk,start_cancel,type_sel,quantity_sel,timer_down:IN STD_LOGIC。 type1_out,type2_out,type3_out,start_out:OUT STD_LOGIC。 quan1_out,quan2_out,quan3_out:OUT STD_LOGIC)。 END COMPONENT。 COMPONENT timer_count IS PORT(reset,sysclk,clk,start_in,ok_buy:IN STD_LOGIC。 timer_down_out:OUT STD_LOGIC)。 END COMPONENT。 COMPONENT money_count IS PORT(reset,sysclk,start_in,timer_down,ok_buy:IN STD_LOGIC。 type1_in,type2_in,type3_in,quan1_in,quan2_in,quan3_in:IN STD_LOGIC。 money_1:OUT STD_LOGIC_VECTOR(3 DOWNTO 0))。 END COMPONENT。 COMPONENT give_money IS PORT(reset,sysclk,start_in,ok_buy:IN STD_LOGIC。 give_1yuan,give_5yuan,give_10yuan,timer_down:IN STD_LOGIC。 money_2:OUT STD_LOGIC_VECTOR(3 DOWNTO 0))。 END COMPONENT。 COMPONENT change_deliver IS PORT(reset,sysclk,start_in,ok_buy,timer_down:IN STD_LOGIC。 money_1,money_2:IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 deliver:OUT STD_LOGIC。 change:out STD_LOGIC_VECTOR(3 DOWNTO 0))。 30 END COMPONENT。 SIGNAL v1,v2,v3,v4,v5,v6,v7,v8,v9,v10:STD_LOGIC。 SIGNAL vv1,vv2:STD_LOGIC_VECTOR(3 DOWNTO 0)。 BEGIN u1:sysclk_div PORT MAP(sysclk,v2)。 u2:main_controlPORTMAP(reset,sysclk,start_cancel,type_sel, quantity_sel,v3,v4,v5,v6,v7,v8,v9,v10)。 u3:timer_count PORT MAP(reset,sysclk,v2,v7,ok_buy,v3)。 u4:money_count PORT MAP(reset,sysclk,v7,v3,ok_buy,v4,v5,v6,v8,v9,v10,vv1)。 u5:give_moneyPORTMAP(reset,sysclk,v7,ok_buy,give_1yuan,give_5yuan, give_10yuan,v3,vv2)。 u6:change_deliver PORT MAP(reset,sysclk,v7,ok_buy,v3,vv1,vv2,deliver,change)。 END ARCHITECTURE rtl。 31 結(jié)束語 本設(shè)計(jì)（基于 FPGA 的自動(dòng)售貨機(jī)控制系統(tǒng)設(shè)計(jì)）只提供了設(shè)計(jì)的核心模塊，在實(shí)際自動(dòng)售貨機(jī)系統(tǒng)中還應(yīng)