【正文】 電乎至少要保持一個機器周期。雖然本設(shè)計不采用機器周期的概念，但是這里仍將采用1／12倍時鐘頻率來對外部輸入進行采樣，以便能和原芯片功能兼容。通過定時/計數(shù)器單元的仿真，可以看出，設(shè)計準(zhǔn)確無誤． 定時／計數(shù)器的工作方式工作方式功能方式013位計數(shù)器方式116位計數(shù)器方式2可自動重新裝載的8位計數(shù)器方式3T0分為兩個獨立的8位計數(shù)器，T1停止計數(shù) 串行通信單元串行通信是CPU與外界進行信息交換的一種方式。MCS51單片機內(nèi)部有一個全雙工串行接口。其內(nèi)部有兩個數(shù)據(jù)緩沖器(SBUF)，一個用作發(fā)送，另一個用作接收。這兩個數(shù)據(jù)緩沖器物理上各自獨立，通用一個地址99H，發(fā)送緩沖器只寫不讀，接收緩沖器只讀不寫。其中接收緩沖器是雙緩沖的，以避免在接收下一幀數(shù)據(jù)之前，CPU未能及時響應(yīng)接收器中斷，沒有把上～幀數(shù)據(jù)讀走而產(chǎn)生兩幀數(shù)據(jù)重疊問題。串口的控制是通過控制寄存器SCON和PCON來實現(xiàn)的。串行口有四種工作方式，方式0的波特率是固定的(為1／12倍的輸入時鐘頻率)；方式l和方式3的波特率是定時器，計數(shù)器l的溢出率的1／16或1／32倍；而方式2的波特率則是輸入時鐘頻率的1／32或1／64倍。 串行口工作方式工作方式功能方式0移位寄存器方式（用于I/O擴展）方式18位UART，波特率可變（T1溢出率/n）方式29位UART，波特率位fosc/64或fosc/32）方式39位UART，波特率可變（T1溢出率/n）輸入信號啟動信號(高電平有效)它使內(nèi)部用于發(fā)送的狀態(tài)機啟動，同時使內(nèi)部計數(shù)器復(fù)位，使每位的發(fā)送過程與計數(shù)器同步。計數(shù)器滿刻度偏轉(zhuǎn)一次，狀態(tài)機的狀態(tài)加1。當(dāng)狀態(tài)0向狀態(tài)1轉(zhuǎn)換時，將要發(fā)送的8位數(shù)據(jù)的最低位輸出到rxd _0，這一數(shù)據(jù)的電平一直維持到狀態(tài)l向狀態(tài)2轉(zhuǎn)換，這時開始輸出第二位數(shù)據(jù)。依此類推，在狀態(tài)8的末尾，8位數(shù)據(jù)完全輸出完畢后，指示是否有數(shù)據(jù)輸出的信號rxdwr_O變?yōu)榈碗娖?，表示?shù)據(jù)已經(jīng)發(fā)送完畢。 以上介紹了ALU、控制單元、定時／計數(shù)器單元和串行通信單元的設(shè)計與實現(xiàn)，將它們通過內(nèi)部信號連接就構(gòu)成了8051核。 MCS51 IP核的擴展以ALU、控制單元、定時／計數(shù)器單元和串行通信單元的設(shè)計與實現(xiàn)為理論和技術(shù)為基礎(chǔ)，設(shè)計實現(xiàn)了MCS51單片機的IP核。針對FPGA的可重構(gòu)性及軟核的可修改性特點，這里提出對MCS51單片機IP核進行擴展的設(shè)想。根據(jù)系統(tǒng)功能與需求增減MCS51軟核指令集和外圍設(shè)備，以實現(xiàn)硬件結(jié)構(gòu)與系統(tǒng)功能最佳匹配、硬件結(jié)構(gòu)與工程應(yīng)用要求最佳匹配的可編程片上系統(tǒng)。比如：實際系統(tǒng)中不需要乘除法運算，因此我們可以將MCS51 IP核中的乘除法模塊及其乘除法指令去掉，以精簡系統(tǒng)結(jié)構(gòu)；原始設(shè)計中不具備信號處理功能，可根據(jù)需要添加信號處理器IP核，以擴展系統(tǒng)功能。對于上述設(shè)想雖然已經(jīng)做了一些研究和嘗試，但尚未形成完整成熟的實現(xiàn)規(guī)則，這還有待于今后更深入地研究。4 結(jié)論EDA技術(shù)作為現(xiàn)代電子設(shè)計技術(shù)的核心，近年來有了飛速的發(fā)展。利用EDA技術(shù)進行電子系統(tǒng)設(shè)計具有開發(fā)周期短、靈活度高等特點，特別是作為EDA技術(shù)要素的EDA工具、可編程器件以及IP技術(shù)的進步與發(fā)展，使得現(xiàn)代電子系統(tǒng)的開發(fā)變得更容易、更快速、更高效。MCS51系列單片機有著良好的通用性和廣泛的使用性。本文主要進行了基于EDA技術(shù)的MCS5l IP核設(shè)計及其擴展研究，應(yīng)用EDA技術(shù)設(shè)計實現(xiàn)了基于MCS51的單片機IP核，在此基礎(chǔ)之上，提出了一種基于MCS5l的可擴展多功能單片機IP核。本文的主要研究內(nèi)容可總結(jié)為以下幾個方面：1．對EDA技術(shù)進行了系統(tǒng)的學(xué)習(xí)、研究與總結(jié)，特別是對其構(gòu)成要素、設(shè)計方法進行了較深入的學(xué)習(xí)，在此基礎(chǔ)上，廣泛了解其應(yīng)用，為深入進行各計算機接口控制器和MCS51單片機球核的研究與設(shè)計打下基礎(chǔ)。2．在深入研究各接口控制器和MCS51單片機的基礎(chǔ)上，運用EDA技術(shù)自頂向下的設(shè)計方法對其進行設(shè)計與仿真。設(shè)計完全按照高層次設(shè)計的設(shè)計流程進行：首先，對系統(tǒng)進行模塊劃分：用VHDL對各自進行描述；編譯VHDL文件；對各模塊進行功能仿真及時序仿真；將各個模塊兒綜合，進行總體仿真；最后器件編程／下載，進行硬件實體的驗證。 文中提到的各部分設(shè)計都在Quartus ，因此，每個用的接口控制器和MCS一51單片機就是一個VHDL語言的軟核模塊?？赏ㄟ^將稍加修改后的各接口控制器的IP軟核替換MCS一51 IP軟核中的類似功能的單元，組成功能更強大的單片機；通過將各接口控制器的IP軟核與MCS51軟核進行接口，形成可擴展的多功能單片機口核。由于受實驗系統(tǒng)和所使用FPGA器件資源和性能的限制，本文只對部分設(shè)計進行了硬件實體的驗證。由于各接口控制器和單片機的內(nèi)部結(jié)構(gòu)復(fù)雜，特別是單片機的設(shè)計更是一項復(fù)雜的工作，因而雖然本文在這方面做了大量的工作和探索，但受研究時間和對各接口控制器和單片機的理解水平等因素的限制，尚有許多有待于今后深入研究的內(nèi)容。最主要的有這么幾點：1．對于提出的對MCS一51單片機口核進行擴展的設(shè)想，尚需進行進一步的仿真與驗證。2．學(xué)習(xí)編寫測試臺程序，運用更專業(yè)的仿真工具進行更精確的仿真。3．將設(shè)計的各IP軟核應(yīng)用到實際的系統(tǒng)中，檢驗其實用性。4．設(shè)計更多其他功能的IP軟核。致謝時光飛逝，大學(xué)生活即將結(jié)束，在此，很多人值得我感謝，他們所給予我的關(guān)懷與幫助，我將永遠難忘。首先，感謝我的畢業(yè)指導(dǎo)老師王林麗老師，本論文是在王老師的精心指導(dǎo)下完成的，從課題的選擇到最終完成，王老師都給予了我很大的支持與幫助。王老師嚴謹?shù)闹螌W(xué)精神和精益求精的工作作風(fēng)都使我獲益匪淺，對于我以后的工作和學(xué)習(xí)都有巨大的幫助作用，在此謹向王老師致以誠摯的謝意。其次，感謝我的同學(xué)燕賞、程紅敏，你們對我的幫助、啟發(fā)，在我們大家共同努力下，使得我的論文得以順利地完成。最后，感謝我的爸爸媽媽，養(yǎng)育之恩，無以回報，你們永遠健康快樂是我最大的心愿。感謝給予我?guī)椭乃欣蠋?、同學(xué)、朋友，沒有你們大家的支持與關(guān)心，我就不會順利完成論文，你們對我的關(guān)懷與幫助我將永記在心。參考文獻[1] 潘松，黃繼業(yè)，EDA技術(shù)與VHDL[H]．北京：清華大學(xué)出版社。2005．7[2] 楊樹蓮．現(xiàn)代EDA技術(shù)及其發(fā)展[J]．科技情報開發(fā)與經(jīng)濟，2005(15)：144146[3] 陸重陽，盧東華，文愛軍．IP技術(shù)在SOC中的地位及應(yīng)用[J]，微電子技術(shù)，2002(8)：2023[4] 牛風(fēng)舉，朱明程．芯片設(shè)計中的IP技術(shù)[J]．半導(dǎo)體技術(shù)，2001(10)：21—32[5] 邢建平，曾繁泰．VHDL程序設(shè)計教程[M]．北京；清華大學(xué)出版社，[6] 趙鑫．VHDL與數(shù)字電路設(shè)計[M]．北京：機械工業(yè)出版社，2005．6[7] 徐欣，孫廣富，盧啟中．基手FPGA的嵌入式系統(tǒng)設(shè)計[R]．長沙：湖南長沙國防科大電子科學(xué)與工程學(xué)院，2002：3641[8] 黃國勇．基于IP的SOC技術(shù)[J]．世界電子元器件，2001(9)：33—35[9] 范延濱．微型計算機系統(tǒng)原理、接口與EDA設(shè)計技術(shù)[M]．北京：北京郵電大學(xué)出版社，2006．9[10] 張義偉，韓威，可編程定時計數(shù)器8254的IP軟核設(shè)計[J]．艦船電子工程，2005(2)：68—71[11] 楊政，郝順義．基于CPLD的中斷控制器IP設(shè)計[J]．現(xiàn)代電子技術(shù)，2002(6)：19—23[12] 楊波。高德遠。牟澄字．可編程中斷控制囂的IP設(shè)計[J]．小型微型計算機系統(tǒng)，2000(9)：1006—1008[13] 張松，董玲，于宗光，須文波。薛惠杰．一種適合于soc集成的UART核的設(shè)計實現(xiàn)[J]．微電子學(xué)與計算機。2005(9)：1013[14] 周奇勛，工勉華。樂春峽．基于FFGA的VHDL語言設(shè)計優(yōu)化[J]．儀器儀表學(xué)報，2003(4)：595598[15] Oswaldo Cadenas,Graham Megson，A clocking technique for FPGA pipelined designs[J]．Journal of Systems Archtecture．2004(10)：67869