基于eda技術(shù)的dpsk調(diào)制解調(diào)系統(tǒng)設(shè)計(jì)-資料下載頁(yè)
2025-07-25 19:00本頁(yè)面
【正文】 logic)。 絕對(duì)碼輸出信號(hào)end DPSKxj。architecture xiangjue of DPSKxj issignal q:integer range 0 to 3。 分頻signal xx:std_logic。 寄存相對(duì)碼beginprocess(clk,x) 此進(jìn)程完成相對(duì)碼到絕對(duì)碼的轉(zhuǎn)換beginif clk39。event and clk=39。139。 then if start=39。039。 then q=0。 elsif q=0 then q=1。elsif q=3 then q=0。 y=xx xor x。 xx=x。輸入信號(hào)x與前一輸入信號(hào)xx進(jìn)行異或 else q=q+1。 end if。end if。end process。end xiangjue。5 系統(tǒng)仿真 DPSK調(diào)制解調(diào)原理圖、cpsk調(diào)制、cpsk解調(diào)和相對(duì)碼－絕對(duì)碼轉(zhuǎn)換分別編譯成功后轉(zhuǎn)化成模塊，然后與初始三個(gè)輸入量合理連接，絕對(duì)碼相對(duì)碼轉(zhuǎn)換后的的輸出作為 cpsk調(diào)制的輸入，依次按原理連接好再編譯。 DPSK調(diào)制解調(diào)仿真圖，時(shí)鐘信號(hào)控制同步，start信號(hào)是工作的開(kāi)始，上升沿有效，x是絕對(duì)碼輸入信號(hào)，y0是相對(duì)碼信號(hào)的輸出，y1是調(diào)制信號(hào)的輸出，y2是解調(diào)碼信號(hào)的輸出，y3是絕對(duì)碼信號(hào)的輸出。6 設(shè)計(jì)總結(jié)通過(guò)VHDL編程進(jìn)一步深化對(duì)通信原理知識(shí)的學(xué)習(xí)，我加深了對(duì)通信原理對(duì)基帶信號(hào)調(diào)制解調(diào)的理解，并且提高了對(duì)EDA技術(shù)的應(yīng)用能力，更進(jìn)一步地了解通信系統(tǒng)的實(shí)質(zhì)，充分理解通信在其專業(yè)領(lǐng)域的重要意義。EDA仿真促進(jìn)我對(duì)原理付諸實(shí)踐的過(guò)程的感受。這次設(shè)計(jì)提高了我們查詢資料的能力，動(dòng)手處理問(wèn)題的能力。課程設(shè)計(jì)的完成和老師的指導(dǎo)，同學(xué)的幫助分不開(kāi)的。參考文獻(xiàn)[1] 王興亮，寇寶明. 數(shù)字通信原理與技術(shù)[M]．西安：西安電子科技大學(xué)出版社，2009：5275．[2] 江國(guó)強(qiáng)．EDA技術(shù)與應(yīng)用[M]．北京：電子工業(yè)出版社，2009：5399．[3] 樊昌信．通信原理[M]．北京：國(guó)防工業(yè)出版社，2003：106143． [4] 曹志剛．現(xiàn)代通信原理[M]．北京：清華大學(xué)出版社，2005：7796． 10
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