【正文】 c。 tmod_i : in std_logic_vector(7 downto 0)。 tcon_tr0_i : in std_logic。 tcon_tr1_i : in std_logic。 reload_i : in std_logic_vector(7 downto 0)。 wt_en_i : in std_logic。 wt_i : in std_logic_vector(1 downto 0)。 th0_o : out std_logic_vector(7 downto 0)。 tl0_o : out std_logic_vector(7 downto 0)。 th1_o : out std_logic_vector(7 downto 0)。 tl1_o : out std_logic_vector(7 downto 0)。 tf0_o : out std_logic。 tf1_o : out std_logic)。 end mc8051_tmrctr。architecture rtl of mc8051_tmrctr issignal s_pre_count : unsigned(3 downto 0)。 signal s_count_enable : std_logic。 signal s_count0 : unsigned(15 downto 0)。 signal s_countl0 : unsigned(7 downto 0)。 signal s_counth0 : unsigned(7 downto 0)。 signal s_count1 : unsigned(15 downto 0)。 signal s_countl1 : unsigned(7 downto 0)。 signal s_counth1 : unsigned(7 downto 0)。 signal s_gate0 : std_logic。 signal s_gate1 : std_logic。 signal s_c_t0 : std_logic。 signal s_c_t1 : std_logic。 signal s_tmr_ctr0_en : std_logic。 signal s_tmr_ctr1_en : std_logic。 signal s_mode0 : unsigned(1 downto 0)。 signal s_mode1 : unsigned(1 downto 0)。 signal s_tf0 : std_logic。 signal s_tf1 : std_logic。 signal s_t0ff0 : std_logic。 signal s_t0ff1 : std_logic。 signal s_t0ff2 : std_logic。 signal s_t1ff0 : std_logic。 signal s_t1ff1 : std_logic。 signal s_t1ff2 : std_logic。 signal s_ext_edge0 : std_logic。 signal s_ext_edge1 : std_logic。 begin s_gate0 = tmod_i(3)。 s_c_t0 = tmod_i(2)。 s_mode0(1) = tmod_i(1)。 s_mode0(0) = tmod_i(0)。 s_gate1 = tmod_i(7)。 s_c_t1 = tmod_i(6)。 s_mode1(1) = tmod_i(5)。 s_mode1(0) = tmod_i(4)。 s_tmr_ctr0_en = tcon_tr0_i and (not(s_gate0) or int0_i)。 s_tmr_ctr1_en = tcon_tr1_i and (not(s_gate1) or int1_i)。 tf0_o = s_tf0。 tf1_o = s_tf1。 th0_o = std_logic_vector(s_count0(15 downto 8))。 tl0_o = std_logic_vector(s_count0(7 downto 0))。 th1_o = std_logic_vector(s_count1(15 downto 8))。 tl1_o = std_logic_vector(s_count1(7 downto 0))。 s_count_enable = 39。139。 when s_pre_count = conv_unsigned(15,4) else 39。039。 p_divide_clk: process (clk, reset) begin if reset = 39。139。 then s_pre_count = conv_unsigned(0,4)。 else if clk39。event and clk=39。139。 then s_pre_count = s_pre_count + conv_unsigned(1,1)。 end if。 end if。 end process p_divide_clk。 s_ext_edge0 = 39。139。 when (s_t0ff1 = 39。039。 and s_t0ff2 = 39。139。) else 39。039。 p_sample_t0: process (clk, reset) begin if reset = 39。139。 then s_t0ff0 = 39。039。 s_t0ff1 = 39。039。 s_t0ff2 = 39。039。 else if clk39。event and clk = 39。139。 then if s_pre_count = conv_unsigned(6,3) then if s_c_t0 = 39。139。 then s_t0ff0 = t0_i。 s_t0ff1 = s_t0ff0。 s_t0ff2 = s_t0ff1。 end if。 end if。 end if。 end if。 end process p_sample_t0。 s_ext_edge1 = 39。139。 when (s_t1ff1 = 39。039。 and s_t1ff2 = 39。139。) else 39。039。 p_sample_t1: process (clk, reset) begin if reset = 39。139。 then s_t1ff0 = 39。039。 s_t1ff1 = 39。039。 s_t1ff2 = 39。039。 else if clk39。event and clk = 39。139。 then if s_pre_count = conv_unsigned(6,3) then if s_c_t1 = 39。139。 then s_t1ff0 = t1_i。 s_t1ff1 = s_t1ff0。 s_t1ff2 = s_t1ff1。 end if。 end if。 end if。 end if。 end process p_sample_t1。 s_count0(15 downto 8) = s_counth0。 s_count0(7 downto 0) = s_countl0。 s_count1(15 downto 8) = s_counth1。 s_count1(7 downto 0) = s_countl1。 p_tmr_ctr: process (clk, reset) beginif reset = 39。139。 then s_countl0 = conv_unsigned(0,8)。 s_counth0 = conv_unsigned(0,8)。 s_countl1 = conv_unsigned(0,8)。 s_counth1 = conv_unsigned(0,8)。 s_tf1 = 39。039。 s_tf0 = 39。039。 else if clk39。event and clk = 39。139。 then 模式0 (13 位定時(shí)器/計(jì)數(shù)器) case s_mode0 is when 00 = if s_tmr_ctr0_en = 39。139。 then if s_count_enable = 39。139。 then if s_c_t0 = 39。039。 or (s_ext_edge0 = 39。139。 and s_c_t0 = 39。139。) then if s_count0 = conv_unsigned(8191,16) then s_tf0 = 39。139。 else s_tf0 = 39。039。 end if。 end if。 end if。 end if。 if wt_i = 00 and wt_en_i = 39。139。 then s_countl0 = unsigned(reload_i)。 else if s_tmr_ctr0_en = 39。139。 then if s_count_enable = 39。139。 then if s_c_t0 = 39。039。 then if s_count0 = conv_unsigned(8191,16) then s_countl0 = conv_unsigned(0,8)。 else s_countl0 = s_countl0 + conv_unsigned(1,1)。