【正文】 像素點(diǎn)高度，波形顯示的范圍為32 個(gè)像素點(diǎn)，剩下上下各8 個(gè)像素點(diǎn)做為各通道的隔離部分。 通道波形顯示范圍劃分Tab. Channel waveform display area divided通道CH0CH1CH2CH3CH4范圍8～4056～88104～136152～184200～232通道CH5CH6CH7CH8CH9范圍248～280296～328344～424392～424440～472 鍵盤控制顯示模塊該模塊用于產(chǎn)生控制信號(hào)去控制其它模塊，比如更改采樣頻率，選擇觸發(fā)通道、觸發(fā)條件和觸發(fā)模式等，以及時(shí)間標(biāo)線和顯示區(qū)域的移動(dòng)等操作。操作按鍵共有8個(gè)。 按鍵功能表Tab. Key function table信號(hào)功能備注KEY1觸發(fā)通道選擇顯示于數(shù)碼管3KEY2觸發(fā)條件選擇顯示于數(shù)碼管4KEY3時(shí)間標(biāo)線左移/顯示區(qū)域右移KEY4時(shí)間標(biāo)線右移/顯示區(qū)域左移KEY5采樣頻率選擇顯示數(shù)碼管8KEY6啟動(dòng)單次觸發(fā)KEY7啟動(dòng)連續(xù)觸發(fā)KEY8停止觸發(fā) 其他模塊本設(shè)計(jì)中邏輯分析儀的采樣觸發(fā)模塊有6 種觸發(fā)條件，分別為：低電平觸發(fā)、高電平觸發(fā)、上升沿觸發(fā)、下降沿觸發(fā)、邊沿觸發(fā)和無條件觸發(fā)（立即觸發(fā)）。觸發(fā)采樣時(shí)，若為單次觸發(fā)，則當(dāng)觸發(fā)條件滿足時(shí)即啟動(dòng)一次信號(hào)的采集存儲(chǔ)過程，之后就不再觸發(fā)采樣，直到有新的操作（按鍵操作）；若為連續(xù)觸發(fā)，則當(dāng)觸發(fā)條件滿足時(shí)即啟動(dòng)一次信號(hào)的采集存儲(chǔ)過程，若再次滿足觸發(fā)條件時(shí)，再啟動(dòng)一次采集存儲(chǔ)過程，如此重復(fù)。本設(shè)計(jì)中采樣頻率模塊中的采樣頻率分為多個(gè)級(jí)別。不同采樣頻率可以通過按（KEY5）選擇，顯示于數(shù)碼管8。 采樣頻率與數(shù)碼顯示值的對(duì)應(yīng)關(guān)系Tab. Shows the value of the digital sampling frequency and the corresponding relationshipfreq_sel01234567采樣頻率100Hz500Hz1KHz5KHz10KHz50KHz100KHz200KHzfreq_sel89ABCDEF采樣頻率500KHz1MHz2MHz5MHz10MHz20MHz50MHz100MHz5 功能調(diào)試與測(cè)試 按鍵輸入與顯示系統(tǒng)主要處理部分為基于EP2C35F672的邏輯處理單元，外圍電路相對(duì)簡(jiǎn)單，調(diào)試使用比較容易。（1）按鍵輸入部分系統(tǒng)設(shè)置了8路按鍵KEY0—KEY7，按鍵下降沿有效。（2）數(shù)碼管顯示系統(tǒng)的工作狀態(tài)由8位共陽LED數(shù)碼管顯示。第1位和第2位固定顯示“CH”，是通道“Channel”的簡(jiǎn)寫。第3位顯示當(dāng)前觸發(fā)通道，在此信號(hào)的控制下，才會(huì)觸發(fā)電路工作，進(jìn)行采樣，可通過KEY0鍵，在0—9之間循環(huán)切換。第4位顯示信號(hào)觸發(fā)方式，可通過KEY1鍵在0—5之間循環(huán)切換。第6位和第7位為固定值，表示采樣頻率。第8位顯示為采樣頻率代碼值。 數(shù)碼管顯示格式Fig. LED display format 觸發(fā)方式 Trigger Mode012345觸發(fā)方式低電平高電平上升沿下降沿邊沿?zé)o條件觸發(fā)（3）工作方式將一路或多路邏輯信號(hào)輸入到系統(tǒng)輸入端后，設(shè)定觸發(fā)通道、觸發(fā)模式、采樣頻率后，即可啟動(dòng)觸發(fā)采樣過程，具體操作如下。通道的選擇：按KEY0鍵，選擇觸發(fā)通道。當(dāng)僅觀察一路信號(hào)時(shí)，必須將觸發(fā)通道定為該信號(hào)的輸入通道，以該路信號(hào)作為觸發(fā)信號(hào)。觸發(fā)方式選擇：按KEY1鍵，選擇觸發(fā)模式。其中“0”為低電平觸發(fā)；“1”為高電平觸發(fā)；“2”為上升沿觸發(fā)；“3”為下降沿觸發(fā)；“4”為邊沿觸發(fā)；“5”為無條件觸發(fā)。時(shí)間標(biāo)線的左移/右移：按KEY2鍵不放，時(shí)間標(biāo)線向左移動(dòng)，顯示左半邊屏幕范圍內(nèi)的圖像；按KEY3鍵不放，時(shí)間標(biāo)線向右移動(dòng)，顯示右半邊屏幕范圍內(nèi)的圖像，主要用于觀察水平方向超出640個(gè)水平像素點(diǎn)以外的信息部分。同時(shí)，時(shí)間標(biāo)線也是定位同一時(shí)刻當(dāng)時(shí)系統(tǒng)各信號(hào)工作狀態(tài)的一個(gè)工具。采樣頻率的選擇：按KEY4鍵，選擇采樣頻率。觀察低端頻率時(shí)，可降低采樣頻率；觀察高端頻率時(shí)，可選用較高的采樣頻率。觸發(fā)模式選擇：KEY5鍵啟動(dòng)單次觸發(fā)，KEY6鍵啟動(dòng)連續(xù)觸發(fā)，KEY8停止觸發(fā)。 系統(tǒng)測(cè)試測(cè)試對(duì)象：51單片機(jī)工作頻率為12M，串口以方式1工作，波特率設(shè)置為9600，發(fā)出連續(xù)的數(shù)據(jù)，數(shù)據(jù)為“01010011”。，輸入到通道5，通道3輸入一個(gè)4096Hz的方波信號(hào)，作為參考信號(hào)。測(cè)試設(shè)置：觸發(fā)通道設(shè)為通道5，觸發(fā)方式選擇為“3”，即下降沿觸發(fā)，采樣頻率設(shè)為5，對(duì)應(yīng)采樣信號(hào)頻率，查表為50KHz。 采樣頻率為50KHz時(shí)采樣到的串口數(shù)據(jù)Fig. The sampling frequency of 50KHz sampling to serial data6 總結(jié)及展望一、總結(jié)1 、電路結(jié)構(gòu)的簡(jiǎn)化：在設(shè)計(jì)過程中，原計(jì)劃采用專用的VGA解碼芯片CH7013BD，進(jìn)行DA數(shù)據(jù)的轉(zhuǎn)換，以期顯示豐富的顏色。后來考慮系統(tǒng)的功能需要和降低設(shè)計(jì)成本的考慮，將顯示接口部分的DA電路，簡(jiǎn)化為電阻分壓式。這種改變，節(jié)約了成本，同時(shí)也降低了設(shè)計(jì)的難度，外圍電路相對(duì)較簡(jiǎn)潔，制作調(diào)試也比較方便，是一個(gè)比較好的方法。明確的設(shè)計(jì)思路：首先，在軟件的設(shè)計(jì)上采用模塊化的設(shè)計(jì)方案，使得每一個(gè)模塊的設(shè)計(jì)目的明確，通過模塊的仿真，確保每個(gè)模塊能正常工作。其次，在設(shè)計(jì)的過程中，注意分析總結(jié)，發(fā)現(xiàn)其中的規(guī)律，如在設(shè)計(jì)屏幕顯示過程中，如考慮每行每個(gè)像素點(diǎn)的顯示，則顯示過程復(fù)雜。在設(shè)計(jì)中，采用的方法是對(duì)顯示的信號(hào)進(jìn)行分類，明確顯示任務(wù)。在設(shè)計(jì)過程中針對(duì)不同類型的數(shù)據(jù)，采用簡(jiǎn)單的分類語句，即可完成顯示任務(wù)。VHDL語言及QUARTUS II平臺(tái)的優(yōu)勢(shì)：VHDL語言靈活的語法，簡(jiǎn)潔的設(shè)計(jì)流程，豐富的功能，使整個(gè)復(fù)雜邏輯功能的描述，變得相對(duì)簡(jiǎn)單，是一款不錯(cuò)的設(shè)計(jì)開發(fā)語言。QUARTUS II平臺(tái)的兆模塊生成功能，簡(jiǎn)化了設(shè)計(jì)，成熟的功能仿真，能發(fā)現(xiàn)每一個(gè)時(shí)序之間的微小差別，使設(shè)計(jì)者能隨時(shí)檢驗(yàn)程序的差錯(cuò)之處，并進(jìn)行改進(jìn)。二、 展望觸發(fā)模式多樣化：本設(shè)計(jì)中，只采用了6種常用的觸發(fā)模式，目前，成品的邏輯分析儀，除了上述觸發(fā)模式外，通常還有時(shí)間觸發(fā)、協(xié)議觸發(fā)等高級(jí)觸發(fā)模式。這些觸發(fā)模式，在數(shù)字邏輯系統(tǒng)的開發(fā)中，也是很實(shí)用的。如果能在不增加成本的前提下，在系統(tǒng)中加入更多的觸發(fā)方式，應(yīng)該是一個(gè)值得研究的方向。增加采樣深度：存儲(chǔ)深度是影響邏輯分析儀性能的主要指標(biāo)，本設(shè)計(jì)采取的存儲(chǔ)深度為1024B。在保持低成本的前提下，若能繼續(xù)發(fā)掘EP2C35F672的內(nèi)部RAM，增大存儲(chǔ)深度，也是一個(gè)能提高本設(shè)計(jì)性能的有力改進(jìn)。小型化：選用VGA顯示器，作為采樣結(jié)果的顯示終端，降低了設(shè)計(jì)的成本，但同時(shí)也存在一個(gè)體積大，移動(dòng)不方便的問題。在今后的研究方向中，若能將LED顯示器，換成LCD顯示屏接口，整個(gè)設(shè)計(jì)則能更加優(yōu)化。參 考 文 獻(xiàn)[1] 劉威，石彥杰，,：50～52.[2] 張亞平，賀占莊. 基于FPGA的VGA顯示模塊設(shè)計(jì). 計(jì)算機(jī)技術(shù)與發(fā)展, ：242～245.[3] 孫艷，孫愛良，,:107～106.[4] Altera Corporation. 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