【正文】 VGA顯示器應(yīng)用已經(jīng)很普遍，VGA的顯示能力，分辨率亦較高。 論文的結(jié)構(gòu)本文介紹了一種利用可編程器件 FPGA 實(shí)現(xiàn) VGA 接口顯示器的 VHDL 設(shè)計(jì)方案，利用 FPGA 設(shè)計(jì) VGA 接口，其VGA接口是將二進(jìn)制RGB數(shù)據(jù)幀，轉(zhuǎn)換為對(duì)應(yīng)的模擬電壓信號(hào)。（3）第3章：系統(tǒng)硬件電路設(shè)計(jì)。（6）第6章：總結(jié)與展望。當(dāng) FPGA 接受輸出的控制信號(hào)后，內(nèi)部的數(shù)據(jù)選擇器模塊根據(jù)控制信號(hào)選擇相應(yīng)的圖像生成模塊，輸出圖像信號(hào)， 與行場(chǎng)掃描時(shí)序信號(hào)一起通過(guò) VGA 接口電路送入顯示器， 在 VGA 顯示器上便可看到對(duì)應(yīng)的彩色圖像。以FPGA為載體，得出基于VGA顯示的邏輯分析儀的組成部分，主要包括邏輯處理部分、存儲(chǔ)部分、波形顯示部分、VGA 顯示驅(qū)動(dòng)部分及鍵盤(pán)顯示控制部分五個(gè)組成部分。EP2C35F672 的特性如表 。在對(duì)一個(gè)設(shè)計(jì)實(shí)體定義了外部界面后，一旦其內(nèi)部開(kāi)發(fā)完成后，其他的設(shè)計(jì)就可以直接調(diào)用這個(gè)實(shí)體。Quartus II軟件的工程文件由所有的設(shè)計(jì)文件、軟件源文件以及完成其所需的相關(guān)文件組成。由這五部分電路，完成信號(hào)的采集、處理和顯示，本章著重講FPGA最小系統(tǒng)和VGA接口電路。系統(tǒng)若配置成功，則發(fā)光二極管變亮。其中，復(fù)位電路與FPGA的接口為CFG_nCONFUG和nRST_IN，晶振的接口為FPGA的信號(hào)輸入引腳B13，N25，P2。顯示采用逐行掃描的方式進(jìn)行，陰極射線槍發(fā)出電子束打在涂有熒光粉的熒光屏上，產(chǎn)生RGB 三基色，合成一個(gè)彩色像素。以R為例，這三個(gè)電阻分別對(duì)應(yīng)R2,R1,R0進(jìn)行加權(quán)。 八路按鍵輸入電路 Octal key input circuit 狀態(tài)顯示電路在設(shè)計(jì)過(guò)程中，可以采取用VGA顯示邏輯分析儀當(dāng)前工作狀態(tài)方法。按功能來(lái)說(shuō)，采樣觸發(fā)控制模塊負(fù)責(zé)對(duì)信號(hào)的采樣；然后進(jìn)入雙口RAM存儲(chǔ)模塊對(duì)信號(hào)進(jìn)行存儲(chǔ)；波形顯示控制模塊只管從雙口RAM中讀數(shù)據(jù)并送往VGA顯示驅(qū)動(dòng)模塊；最后將信號(hào)送往VGA 接口顯示?？衫肊P2C35F672內(nèi)部的RAM作為存儲(chǔ)單元。其中，data[9..0]和q[9..0]為存儲(chǔ)數(shù)據(jù)的輸入及輸出端口；rd_address和rdclock，rdclocken為讀地址和讀使能信號(hào)；wraddress[9..0]和wrclock，wrclocken，wren為寫(xiě)地址、寫(xiě)時(shí)鐘及寫(xiě)使能信號(hào)。從左到右的掃描過(guò)程中，包括行消隱、行圖像輸出兩個(gè)過(guò)程，每完成一次從左到右的行掃描，則顯示一行的像素點(diǎn)。 VGA圖像顯示掃描示意圖Fig. VGA image display scanning diagram（3）RGB數(shù)據(jù)幀的結(jié)構(gòu)行場(chǎng)掃描確定屏幕上每個(gè)像素點(diǎn)的位置，像素點(diǎn)的顏色則由VGA接口輸入的色彩數(shù)據(jù)決定?，F(xiàn)以CH0 通道（D0）數(shù)據(jù)分析其顯示原理。 按鍵功能表Tab. Key function table信號(hào)功能備注KEY1觸發(fā)通道選擇顯示于數(shù)碼管3KEY2觸發(fā)條件選擇顯示于數(shù)碼管4KEY3時(shí)間標(biāo)線左移/顯示區(qū)域右移KEY4時(shí)間標(biāo)線右移/顯示區(qū)域左移KEY5采樣頻率選擇顯示數(shù)碼管8KEY6啟動(dòng)單次觸發(fā)KEY7啟動(dòng)連續(xù)觸發(fā)KEY8停止觸發(fā) 其他模塊本設(shè)計(jì)中邏輯分析儀的采樣觸發(fā)模塊有6 種觸發(fā)條件，分別為：低電平觸發(fā)、高電平觸發(fā)、上升沿觸發(fā)、下降沿觸發(fā)、邊沿觸發(fā)和無(wú)條件觸發(fā)（立即觸發(fā)）。第3位顯示當(dāng)前觸發(fā)通道，在此信號(hào)的控制下，才會(huì)觸發(fā)電路工作，進(jìn)行采樣，可通過(guò)KEY0鍵，在0—9之間循環(huán)切換。其中“0”為低電平觸發(fā)；“1”為高電平觸發(fā)；“2”為上升沿觸發(fā)；“3”為下降沿觸發(fā)；“4”為邊沿觸發(fā)；“5”為無(wú)條件觸發(fā)。測(cè)試設(shè)置：觸發(fā)通道設(shè)為通道5，觸發(fā)方式選擇為“3”，即下降沿觸發(fā)，采樣頻率設(shè)為5，對(duì)應(yīng)采樣信號(hào)頻率，查表為50KHz。VHDL語(yǔ)言及QUARTUS II平臺(tái)的優(yōu)勢(shì)：VHDL語(yǔ)言靈活的語(yǔ)法，簡(jiǎn)潔的設(shè)計(jì)流程，豐富的功能，使整個(gè)復(fù)雜邏輯功能的描述，變得相對(duì)簡(jiǎn)單，是一款不錯(cuò)的設(shè)計(jì)開(kāi)發(fā)語(yǔ)言。在今后的研究方向中，若能將LED顯示器，換成LCD顯示屏接口，整個(gè)設(shè)計(jì)則能更加優(yōu)化。二、 展望觸發(fā)模式多樣化：本設(shè)計(jì)中，只采用了6種常用的觸發(fā)模式，目前，成品的邏輯分析儀，除了上述觸發(fā)模式外，通常還有時(shí)間觸發(fā)、協(xié)議觸發(fā)等高級(jí)觸發(fā)模式。后來(lái)考慮系統(tǒng)的功能需要和降低設(shè)計(jì)成本的考慮，將顯示接口部分的DA電路，簡(jiǎn)化為電阻分壓式。同時(shí)，時(shí)間標(biāo)線也是定位同一時(shí)刻當(dāng)時(shí)系統(tǒng)各信號(hào)工作狀態(tài)的一個(gè)工具。第6位和第7位為固定值，表示采樣頻率。本設(shè)計(jì)中采樣頻率模塊中的采樣頻率分為多個(gè)級(jí)別。假設(shè)RAM 中的數(shù)據(jù)不變，則顯示區(qū)域每列讀出的數(shù)據(jù)都是相同的，現(xiàn)在要做的是在各通道對(duì)應(yīng)的位置顯示對(duì)應(yīng)通道的波形數(shù)據(jù)，當(dāng)場(chǎng)掃描計(jì)數(shù)器vcount 的值為8 時(shí)，判斷D0 值，若為“1”輸出數(shù)據(jù)（指顯示波形的顏色數(shù)據(jù)）顯示，若為“0”則輸出背景色或柵格（似柵格顯示條件而定）；同理當(dāng)vcount 的值為40 時(shí)（見(jiàn)表 ），再次判斷D0 值，若為“0”輸出數(shù)據(jù)，若為“1”則輸出背景色或柵格，就可以有高低電平的波形線顯示出來(lái)了。 RGB數(shù)據(jù)格式 RGB data formatD7D6D5D4D3D2D1D1R2R1R0G2G1G0B1B0。 行掃描的時(shí)序（單位：像素） Lline scan timing (unit: pixels)Ta(行同步頭)TbTcTd(行圖像)TfTg(行周期)964086408800場(chǎng)掃描從屏幕最上端一行開(kāi)始，從上到下進(jìn)行。 VGA時(shí)序VGA的時(shí)序包括水平時(shí)序和垂直時(shí)序，且兩者都包含的時(shí)序參數(shù)有： 水平(垂直)同步脈沖、水平(垂直)同步脈沖結(jié)束到有效顯示數(shù)據(jù)區(qū)開(kāi)始之間的寬度(后沿)、有效顯示區(qū)寬度、有效數(shù)據(jù)顯示區(qū)結(jié)束到水平(垂直)同步脈沖寬度開(kāi)始之間的寬度(前沿)。采樣到的數(shù)據(jù)，在信號(hào)的控制下，存儲(chǔ)在RAM中。下面將對(duì)各個(gè)功能模塊進(jìn)行簡(jiǎn)單的介紹。因此，本設(shè)計(jì)將狀態(tài)顯示電路單獨(dú)出來(lái)，用八位共陽(yáng)LED數(shù)碼管，采用動(dòng)態(tài)掃描的方式，顯示系統(tǒng)的工作狀態(tài)。端口保護(hù)電路，在每一個(gè)輸出信號(hào)線上，采用兩個(gè)二極管IN4148,，固定該點(diǎn)的電壓在0～。VGA 顯示器的驅(qū)動(dòng)時(shí)序，要嚴(yán)格遵循“VGA 工業(yè)標(biāo)準(zhǔn)”，即64048060Hz模式，否則可能會(huì)損壞VGA 顯示器。其中，控制系統(tǒng)部分的輸入電壓為5V，F(xiàn)PGA正常工作時(shí)，因此，需要將輸入的5V電壓進(jìn)行直流轉(zhuǎn)換。用于手動(dòng)復(fù)位，作為調(diào)試程序時(shí)使用。本設(shè)計(jì)采用的FPGA為Cyclone II系列的EP2C35F672，作為主處理單元。Altera Quartus II 作為一種可編程邏輯的設(shè)計(jì)環(huán)境, 由于其強(qiáng)大的設(shè)計(jì)能力和直觀易用的接口，越來(lái)越受到數(shù)字系統(tǒng)設(shè)計(jì)者的歡迎。與傳統(tǒng)設(shè)計(jì)方法相比，VHDL描述電路行為的算法有很多優(yōu)點(diǎn)： (1) 設(shè)計(jì)層次較高、用于較復(fù)雜的計(jì)算時(shí)，能盡早發(fā)現(xiàn)存在的問(wèn)題，縮短設(shè)計(jì)周期。 EP2C35F672器件特性Tab. EP2C35F672 device characteristics特性EP2C35F672邏輯單元（LE）33216RAM總量（bit）483840M4K RAM塊（4Kbit+奇偶校驗(yàn)）105PLLs（個(gè)）4時(shí)鐘輸入管腳（個(gè)）8全局時(shí)鐘網(wǎng)格（個(gè)）16最大用戶I/O數(shù)（個(gè)）475配置二進(jìn)制文件（.rbf）大?。╞it）6858656可選串行主動(dòng)配置器件EPCS16由于FPGA 內(nèi)部沒(méi)有振蕩電路，使用有源晶振是比較理想的選擇。當(dāng)邏輯分析儀的觸發(fā)條件滿足時(shí)，信號(hào)采樣部分會(huì)對(duì)輸入信號(hào)進(jìn)行采樣并存儲(chǔ)；波形顯示部分只管從雙口RAM 讀數(shù)據(jù)并送往VGA 接口顯示；鍵盤(pán)控制部分主要是控制更改觸發(fā)條件、采樣頻率及數(shù)碼顯示等操作。D/A轉(zhuǎn)換器VGA顯示控制器（FPGA）VGA接口RGBHSVSCLKCONVGA顯示器外圍控制電路 系統(tǒng)硬件組成框圖 System hardware block diagram 通常VGA顯示器顯示的圖像數(shù)據(jù)量較大，例如采用單片機(jī)進(jìn)行系