【導(dǎo)讀】方法并成為主要的設(shè)計(jì)手段。目前，Verilog語言已經(jīng)成為各家EDA工具和集成電路廠商認(rèn)同和。共同推廣的標(biāo)準(zhǔn)化硬件描述語言，隨著科學(xué)技術(shù)的迅猛發(fā)展，電子工業(yè)界經(jīng)歷了巨大的飛躍。導(dǎo)致集成電路的設(shè)計(jì)規(guī)模日益增大。件環(huán)境下進(jìn)行模擬仿真，以此來驗(yàn)證所設(shè)計(jì)的結(jié)果是否滿足設(shè)計(jì)的要求。在結(jié)果符合要求的情。出設(shè)備，F(xiàn)PGA以其結(jié)構(gòu)的優(yōu)勢可以使用很少的資源產(chǎn)生VGA的各種控制信號。CRT顯示器作為一種通用型顯示設(shè)備，如今已廣泛應(yīng)用于我們的工作和生活中。點(diǎn)，如果將其應(yīng)用到嵌入式系統(tǒng)中，可以顯著提升產(chǎn)品的視覺效果。但基于VGA標(biāo)準(zhǔn)的顯示器仍是目前普及。于這些特點(diǎn)，所以可以用FPGA來實(shí)現(xiàn)對VGA顯示器的驅(qū)動。本次專業(yè)課程設(shè)計(jì)即選用FPGA. 雖然使用VGA專用芯片具有更穩(wěn)定的VGA時序。4）FPGA是ASIC電路中設(shè)計(jì)周期最短、開發(fā)費(fèi)用最低、風(fēng)險最小的器件之一?？梢哉f，F(xiàn)PGA芯片是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選擇之一。VGA工作原理及VGA接口協(xié)議、工作時序。

　　

【正文】 001100。 18 end SETMODE: begin state = SETDDRAM_1。 lcd_data_reg = 839。b00000110。 end SETDDRAM_1: begin state = WRITERAM_1。 lcd_data_reg = 839。b10000000。 //寫入第一行顯示起始地址：第一行第二個位置 Data_First_Buf = Data_First。 end WRITERAM_1: begin if(display_count == 639。d16) //display_count 等于 14 時表示第一行數(shù)據(jù)已寫完 begin lcd_data_reg = 839。b11000000。 //送入寫第二行的指令 lcd_rs_reg = 139。b0。 display_count = 439。b0。 Data_Second_Buf = Data_Second。 state = WRITERAM_2。 //寫完第一行進(jìn)入寫第二行狀態(tài) end else begin lcd_data_reg = Data_First_Buf[127:120]。 Data_First_Buf = (Data_First_Buf 8)。 lcd_rs_reg = 139。b1。 //RS=1 表示寫數(shù)據(jù) display_count = display_count + 139。b1。 state = WRITERAM_1。 end end WRITERAM_2: begin if(display_count == 639。d16) begin lcd_en_sel = 139。b0。 lcd_rs_reg = 139。b0。 display_count = 439。b0。 state = IDLE。 //寫完 進(jìn)入空閑狀態(tài) end else begin lcd_data_reg = Data_Second_Buf[127:120]。 Data_Second_Buf = (Data_Second_Buf 8)。 lcd_rs_reg = 139。b1。 19 display_count = display_count + 139。b1。 state = WRITERAM_2。 end end IDLE: begin state = IDLE。 end default: state = CLEAR。 endcase assign lcd_rw = lcd_rw_reg。 assign lcd_rs = lcd_rs_reg。 assign lcd_data = lcd_data_reg。 assign lcd_en = lcd_en_sel ? clk_lcd : 139。b0。 endmodule LCD 頂層模塊程序： module lcd (clk,sys_rst_n,lcd_en,lcd_rs,lcd_rw,lcd_data)。 input clk。 //時鐘 24MHz,周期為 input sys_rst_n。 //系統(tǒng)復(fù)位信號 ,低電平復(fù)位 output lcd_en。 //使能信號， 1 時讀取信息 ,1→ 0(下降沿 )執(zhí)行指令 output lcd_rs。 // 0=輸入指令 ,1=輸入 數(shù)據(jù) output lcd_rw。 //0=向 LCD 寫入指令或數(shù)據(jù) ,1=從 LCD 讀取信息 output[7:0] lcd_data。 //LCD 數(shù)據(jù)信號 wire clk_lcd。 //用于將 clk_div 模塊輸出的 clk_lcd 鏈接到 lcd_ctrl 中 clk_div U1(.clk(clk), .sys_rst_n(sys_rst_n), .clk_lcd(clk_lcd) )。 lcd_ctrl U2(.clk_lcd(clk_lcd), .sys_rst_n(sys_rst_n), .lcd_en(lcd_en), .lcd_rs(lcd_rs), .lcd_rw(lcd_rw), .lcd_data(lcd_data) )。 endmodule 程序在 QuartusⅡ 下的 編譯與仿真 本設(shè)計(jì)利用 QuartusⅡ 軟件進(jìn)行設(shè)計(jì)與編譯仿真和下載。 20 圖 總電路圖 顯示結(jié)果 通過以上的步驟，將程序燒寫進(jìn)開發(fā)板中后，將 CRT 顯示器連接到開發(fā)板的 VGA 接口上。 給系統(tǒng)上電，在顯示器上就可以看見兩種模式的彩條：橫彩條和豎彩條。橫彩條由場計(jì)數(shù)器 vcont 計(jì)數(shù)來進(jìn)行控制，以實(shí)現(xiàn)某一個區(qū)域顯示相應(yīng)的顏色。設(shè)計(jì)產(chǎn)生 14 個彩條，將 768 行的像素分成 14 份，用 vcont 來控制計(jì)數(shù)區(qū)域。不同的區(qū)域賦予不同的顏色值，其顯示效 果如圖8 所示。豎彩條的顯示機(jī)制與橫彩條相似，只是使用行計(jì)數(shù)器 hcont 來進(jìn)行計(jì)數(shù)，把每行的 1024 21 個像素平均分成 14 份。顯示的效果和預(yù)想的效果一樣。更改存儲的顯示的內(nèi)容，還可以實(shí)現(xiàn)顏色循環(huán)的彩條以及其他的各種形狀等。 LCD 顯示屏第一行顯示 VGAcaitiaoxianshi,第二行顯示1308305028 huli,VGA 和 LCD 互不 干擾。 .4 總結(jié) 用 FPGA 來控制 VGA，充分發(fā)揮了 FPGA 可重構(gòu)的優(yōu)勢，克服了以往通用處理器體系結(jié)構(gòu)不易修改、體積較大等弊端。通過塊 RAM 來存儲漢字的信息，實(shí) 現(xiàn)了基于 FPGA 的漢字顯示，方便了漢字信息的寫入以及顯示內(nèi)容的更新和修改，可以使?jié)h字的顯示脫離 PC 機(jī)控制，減小了控制器的體積，對各種便攜式設(shè)備、小型嵌入式系統(tǒng)的實(shí)現(xiàn)具有現(xiàn)實(shí)意義和工程價值。 利用可編程邏輯器件可以很方便地實(shí)現(xiàn)數(shù)字系統(tǒng)設(shè)計(jì)，基于 FPGA 器件的 VGA 控制器可以實(shí)現(xiàn)顯示器的實(shí)時顯示。該系統(tǒng)性能高低取決于系統(tǒng)設(shè)計(jì)方案，硬件描述語言設(shè)計(jì)以及開發(fā)工具的性能。 隨著 VGA接口的廣泛使用，這種結(jié)合 FPGA的 系統(tǒng)級設(shè)計(jì)方法已經(jīng)展現(xiàn)優(yōu)勢。從整個設(shè)計(jì)流程來看，系統(tǒng)的靈活性強(qiáng)，可靠性高，設(shè)計(jì)周期大大縮減，成本降 低，且系統(tǒng)的可擴(kuò)展性強(qiáng)。 這里根據(jù) VGA 接口的原理，通過 FPGA 對 VGA 進(jìn)行控制，實(shí)現(xiàn)彩色圖像的顯示 。 未來， VGA接口的圖像與視頻監(jiān)控系統(tǒng)應(yīng)用將會很有市場。