使用virtuoso設(shè)計全定制版圖-資料下載頁
2025-06-25 04:11本頁面
【正文】 到Find Marker對話框，在對話框中，把Zoom to Marker選上，其它的保持默認(rèn)。按下Apply后，layout窗口放大到相應(yīng)的出錯的地方，同時還有一個marker text窗口，其上面的信息解釋當(dāng)前的錯誤，如下。取消掉FindMarker和解釋窗口(Find Marker窗口按下Cancel鍵)，縮小layout視圖就可以確定出錯的位置了，如下圖，出錯在多晶硅連接的接觸孔處。根據(jù)出錯的提示信息，可以在接觸孔出添加金屬，保存后再運(yùn)行DRC，結(jié)果如下圖。CIW窗口給出信息找到0個錯誤，就是說以上版圖已經(jīng)沒有違背物理設(shè)計規(guī)則的地方了，雖然這個版圖并不完整，比如版圖上還沒有N井和襯底的偏置連接。但我們還是用這個版圖繼續(xù)去完成下面的步驟，當(dāng)然在下面的驗證過程中我們會遇到一些錯誤。版圖的提取 現(xiàn)在我們可以將剛才那個版圖進(jìn)行提取，這一步是必須的，在LVS或者ERC時我們不再用剛才那個版圖文件。 Le窗口選擇verifyextract,打開Extractor 對話框。如同在DRC對話框，這里也只要在SwitchNames 中輸入相關(guān)消息就可以了，其他的信息只要在建立庫時指定正確的技術(shù)庫，其中大部分內(nèi)容都會被填充。對于提取方法（Extract Method）的設(shè)置,默認(rèn)為Flat，是全新提取，會覆蓋先前的提取。點擊Set Switches按鈕后得到如下SetSwitch 對話框，選擇No_Soft_Checks（工藝說明文件上有相關(guān)選項的說明）,點擊Ok。在Extractor對話框點擊OK，開始版圖的提取。運(yùn)行完成后，查看CIW窗口，如下，沒有錯誤，我們可以進(jìn)行下一步驗證，如果有錯誤，找到并改正它。現(xiàn)在我們就可以通過designopen打開Open File對話框，如下，在View Name 選項選擇extracted。點擊Ok打開提取過的版圖，如下圖，可以看到一些跟邏輯電路圖上相同的管子符號，除了偏置端懸空外，管子的其它各個端點都已和特定的節(jié)點連接上，各個節(jié)點的命名由系統(tǒng)自動生成，當(dāng)然也可以通過添加Pin來自定義各個節(jié)點的名字。運(yùn)行LVS在菜單欄選擇verifyLVS,打開LVS對話框，按照上圖在Create Netlist處進(jìn)行填寫，可以通過Browse按鈕來填充。在View處分別為schematic和extracted,請不要在View上填入layout，默認(rèn)值為0，改為20會看到更多的信息。其它的采用默認(rèn)，點擊Run按鈕，開始LVS。LVS是后臺運(yùn)行的，在運(yùn)行LVS 過程中可以干一些其它的事情，當(dāng)LVS運(yùn)行完成后，會彈出一個運(yùn)行成功或失敗的對話框，如下，顯示運(yùn)行成功?，F(xiàn)在可以查看運(yùn)行結(jié)果了。如果彈出的對話框顯示失敗，則沒有輸出文件生成。從這里可以看出，雖然我們的版圖上有錯誤，但LVS還是可以成功運(yùn)行的，不過輸出結(jié)果是肯定有Missmatch的。LVS過程出現(xiàn)錯誤往往是由于軟件設(shè)置不當(dāng)造成的，可以通過LVS對話框的Error Display來查看信息，同樣也可以通過CIW窗口，不過如果LVS運(yùn)行出問題了，往往無法通過錯誤信息直接找到錯誤的原因，比如有時會看到像：LVS目錄非法的信息。在LVS窗口中點擊Info按鈕，打開Display Run Information對話框來查看信息，如下。面板上有很多按鈕，通過按鈕上的標(biāo)簽就可以得到相應(yīng)的運(yùn)行信息，比如，點擊Log File查看運(yùn)行日志，在Schematic處點擊Netlist可以看到邏輯電路圖的網(wǎng)表輸出，而點擊Extracted的Netlist按鈕則可以看到版圖提取生成的網(wǎng)表文件，LVS就是通過先生成兩個視圖的網(wǎng)表，然后再比較兩個網(wǎng)表文件的。點擊Output來查看LVS的輸出，如下圖。到此已經(jīng)完成版圖的LVS。祝賀你，這個使用說明結(jié)束了。以上是在大學(xué)的時候?qū)懙?，全部屬于原?chuàng).如有疑問請聯(lián)系：guanzhzh@28
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