【正文】 M只映射到數(shù)據(jù)存儲區(qū)。l DROM位：若，部分片內(nèi)ROM映射到數(shù)據(jù)存儲區(qū)；若，片內(nèi)ROM不映射到數(shù)據(jù)存儲區(qū)。1） 程序存儲器TMS320VC5409有23根地址線，使其程序空間可達字，由程序計數(shù)器擴展寄存器（XPC）分頁管理，擴展的程序空間分為128頁，每頁字，XPC的值定義擴展存儲器的頁面。C5409還提供6條特別指令用于尋址擴展程序空間。當DSP復位時，復位和中斷向量都映射到起始地址FF80H的第128頁的程序空間首地址。復位后，這些向量可以被重新映射到程序空間中任何一個128字頁的開頭。片內(nèi)高2K字ROM中的內(nèi)容是由TI公司定義的，如圖43所示。圖43 片內(nèi)ROM程序存儲器映射（高字地址）2） 數(shù)據(jù)存儲器TMS320VC5409的數(shù)據(jù)存儲器可以駐留在片內(nèi)或片外，處理器可以根據(jù)數(shù)據(jù)存儲器地址產(chǎn)生器產(chǎn)生的地址自動地在片內(nèi)或片外進行尋址。其中數(shù)據(jù)存儲器的低128字內(nèi)容如下：l CPU的寄存器（共26個），可以不需要插入等待周期進行訪問；l 外設寄存器用于對外設電路進行控制和數(shù)據(jù)存放。這些寄存器駐留在地址0020H~005FH之間，并且具有一個專用的外設總線結(jié)構(gòu)；l 暫存存儲器RAM塊（0060H~0070H）包括32字的DARAM，用于存儲變量，有助于避免對較大RAM塊進行分段。3） I/O空間I/O空間是一個字的地址空間（0000H~FFFFH），并且都在器件之外?？梢允褂幂斎胫噶頟ORTR和輸出指令PORTW對I/O空間進行尋址。程序存儲器和數(shù)據(jù)存儲器空間的讀取時序與I/O空間的讀取時序不同，在于訪問I/O是對I/O映射的器件進行訪問。3. 片內(nèi)外設 C5409通過訪問存儲器映射控制和數(shù)據(jù)寄存器來操作控制外設。這些存儲器與外設交換數(shù)據(jù)，設置和清除控制寄存器的位可以使能、禁止、初始化和動態(tài)重配置外設器件。串行口和定時器操作通過中斷來實現(xiàn)與CPU同步。當外設不處于工作狀態(tài)，內(nèi)部時鐘可以關(guān)斷，因此外設在正常運行模式或節(jié)電模式下，功耗較低。1） 通用I/O引腳C54x DSP提供了兩個由軟件控制的專用通用I/O引腳，分別為分支轉(zhuǎn)移控制輸入引腳（）和外部標志輸出引腳（XF）。2） 可編程定時器由三個寄存器組成，分別是定時器寄存器（TIM）、定時器周期寄存器（PRD）和定時器控制寄存器（TCR）。片內(nèi)定時器可以用于周期地產(chǎn)生中斷。定時器最高分辨率為處理器地CPU時鐘速度。3） 時鐘發(fā)生器它為DSP提供時鐘信號，可以由以下兩種方法實現(xiàn)：l 使用具有內(nèi)部振蕩電路的晶體振蕩器，晶體振蕩器電路連接到C54x DSP的X1和X2/CLKIN引腳，如圖44(a)所示。l 使用外部時鐘。直接將外部時鐘信號接到X2/CLKIN，X1引腳懸空，內(nèi)部振蕩器無效，如圖44(b)所示。時鐘模式選擇引腳CLKMD1,2,3和時鐘模式寄存器CLKMD在輸入時鐘的基礎(chǔ)上配置CPU系統(tǒng)時鐘[23]。 圖44 時鐘引腳連接示意圖4） 外設控制寄存器用于對外設電路進行控制和數(shù)據(jù)存放，例如：軟件可編程的等待狀態(tài)發(fā)生器（SWWSR）：延長外部總線周期，使C5409方便與慢速接口進行通信。可編程的分區(qū)轉(zhuǎn)換模塊(BSCR)：外部存儲器分區(qū)之間切換等待管理。5） 主機接口（HPI）主機是HPI的主控者，HPI作為一個外設通過專用地址和數(shù)據(jù)寄存器與主機通信。可以通過該接口進行自舉加載。6） 串行接口C5409提供3個高速、全雙工多通道緩沖串行接口（McBSP），在后面的章節(jié)將對該接口進行詳細分析。7） 直接存儲器訪問（DMA）控制器可以在沒有CPU參與的情況下完成存儲器映射區(qū)之間的數(shù)據(jù)傳輸。4. 電源 TMS320VC5409采用低電源設計，大大地降低系統(tǒng)的功耗，其中I/O電源一般采用設計，而內(nèi)核電源僅為。同時還提供IDLEIDLEIDLE3等指令來產(chǎn)生休眠狀態(tài)以進一步降低功耗。5. 仿真標準，仿真接口為14引腳的JTAG接口。受限于TMS320VC5409的處理能力，中頻信號的數(shù)字上變頻還需要由專用的數(shù)字上變頻器來完成，除此之外，片外存儲器的種類也很多，如何選擇這些外圍芯片使系統(tǒng)結(jié)構(gòu)簡單，靈活可變是下面要探討的問題。 數(shù)字上變頻器AD9857除了DSP芯片外，整個數(shù)字上變頻系統(tǒng)最重要的就是數(shù)字上變頻器了，作為整個系統(tǒng)的終端輸出，數(shù)字上變頻器承擔了很大的數(shù)字內(nèi)插運算量，可以說數(shù)字上變頻器的選擇直接影響整個系統(tǒng)的好壞。比較有代表性的數(shù)字上變頻器有AD公司的AD985AD9857和Harris公司的HSP50215以及Gray公司的四路發(fā)射芯片GC4114。根據(jù)芯片自身內(nèi)插因子、工作頻率等參數(shù)，結(jié)合實際的需要，最終選擇 AD9857。另外AD9857集成了14位高性能的DAC，AD公司稱之為完整的“DDS”方案，可以提高雷達系統(tǒng)的集成度和穩(wěn)定度[6]。1. AD9857內(nèi)部結(jié)構(gòu)AD9857內(nèi)部結(jié)構(gòu)如圖45所示，主要包括輸入數(shù)據(jù)分離器、CIC與反CIC濾波器、固定插值濾波器、正交調(diào)制器、DDS核心、反SINC濾波器、輸出幅度調(diào)制器、14位的DAC[26,27,28]。 圖45 AD9857內(nèi)部結(jié)構(gòu)2. AD9857工作原理AD9857有以下三種工作模式： 1） 正交調(diào)制模式：DDS核心提供一個正交的本振信號（sin/cos）到正交調(diào)制器，在那里分別與兩路正交的（I/Q）數(shù)據(jù)相乘、相加，產(chǎn)生一個正交調(diào)制的數(shù)據(jù)流。所有的這些在數(shù)字域完成，僅當數(shù)字的數(shù)據(jù)流加到14位的DAC輸出時才變成正交調(diào)制的模擬輸出信號。2） 單頻輸出模式：AD9857相當于一個頻率源，不接收外部數(shù)據(jù)，有DDS核在頻率控制字的控制下產(chǎn)生一個單頻數(shù)字信號，該信號經(jīng)過反向SINC濾波器和輸出幅度控制器后再經(jīng)DAC輸出。3） 內(nèi)插DAC模式時，14為數(shù)據(jù)輸出后仍是基帶信號，沒有調(diào)制。AD9857對信號進行過采樣操作并保持原始信號頻譜不變。 基于以上的分析，在本文的上變頻方案中選擇AD9857的正交調(diào)制變頻率模式。AD9857接收的是由C5409產(chǎn)生并處理的14位正交并行I/Q數(shù)據(jù)，交替并行輸入AD9857的并口，AD9857再將交替輸入的信號分成I通道和Q通道，分別進行內(nèi)插、濾波，最后經(jīng)過正交調(diào)制器混頻復合為一路信號，再經(jīng)反SINC濾波器預補償后，由DAC變?yōu)槟M差分輸出。混頻前的CIC濾波器輸出的I/Q數(shù)據(jù)的比特率與DDS載波采樣率相同，等于系統(tǒng)時鐘頻率SYSCLK，所以正交調(diào)制完的數(shù)據(jù)的比特率也為SYSCLK。因此，在設計內(nèi)插因子時，應該滿足并口輸入數(shù)據(jù)流比特率等于。載波頻率由寫入的頻率控制字決定，表達式為：，其中為DDS輸出載波頻率。 片外RAM、ROM及接口電路1. 片外RAM、ROM包括C5409在內(nèi)的TI公司的DSP芯片，都存在一個缺陷，片內(nèi)存儲器容量不大，對于比較復雜的程序，必須擴展片外RAM和ROM。在選擇片外存儲器時，需要考慮以下三點：l 芯片讀寫速度，也可以表征刷新時間?？紤]到整個系統(tǒng)是一個實時系統(tǒng)，要求片內(nèi)外數(shù)據(jù)交換的速度盡可能快，這一點首當其沖。l 芯片的容量，C5409的程序存儲器最大可擴展至8M，一般的存儲器芯片都能滿足。l 芯片與DSP接口的復雜度。這一點也直接影響片內(nèi)外數(shù)據(jù)交換，如果接口過于復雜，即使存儲器擁有較快的讀寫速度，也內(nèi)耗在接口電路中，使得系統(tǒng)不夠穩(wěn)定。 C5409的系統(tǒng)時鐘最高可達，即時鐘周期最低為，在訪問片外存儲器或外設時，可以手動設置插入最多14周期的等待時間，因此選擇的存儲器的速度于此相匹配即可。CY7C1041的響應時間為15ns符合要求[29]。CY7C1041有的容量，可以進行8位或16位的讀寫。另外使用閃爍存儲器（FLASH）代替ROM，一方面是考慮到FLASH具有低功耗、大容量、讀寫速度快的特點，更重要的是可以在線擦寫，當系統(tǒng)更新、升級需要修改參數(shù)甚至程序時比較方便，符合軟件無線電體系的要求。這里選擇了AM29LV160[32]。AM29LV160有或的容量，由引腳決定讀寫位數(shù)[30]。2. CPLD接口電路DSP與片外存儲器的連接，是通過復雜可編程邏輯器件（CPLD）FPM7128來完成的。利用MAX+plus II或Quartus II可以實現(xiàn)對CPLD的在線編程，因為接口電路多為繁瑣的組合邏輯，可以反復燒錄直至設計正確為止。并且CPLD是基于EEPROM編程，斷電時編程信息不丟失，避免了現(xiàn)場可編程門陣列（FPGA）上電重新加載的問題，在實時系統(tǒng)中更占優(yōu)勢[31,32]。下圖46所示為Quartus II的開發(fā)界面，Quartus提供多種輸入方式，比較直觀、方便的是Graphic Editor（圖形編輯器），在電路不是很復雜的情況下，可以直接輸入設計原理圖。圖46 Quartus開發(fā)界面3. 時鐘電路時鐘是電子器件工作時間基準，C5409和AD9857都屬于高頻器件，要求有精準的時鐘輸入，所以選擇有源晶振，穩(wěn)定性較好。利用C5409和AD9857內(nèi)部的時鐘倍頻電路，可以降低外部輸入時鐘的頻率。若要減小誤差，時鐘應盡量靠近芯片，因此使用兩個的有源晶振，C5409不用倍頻，而AD9857倍頻數(shù)為4，工作頻率為。167。 硬件電路模塊設計為了便于硬件設計，將整個硬件平臺分為大致分為三個部分。1. 電源模塊：供電，由多塊電平轉(zhuǎn)換芯片來完成上變頻系統(tǒng)中的電源配置；2. C5409與片外RAM、ROM接口：EPM7128完成譯碼控制；3. C5409與AD9857接口：串口配置AD9857的工作方式，并口進行數(shù)據(jù)傳輸。 電源模塊設計 C5409芯片電源電壓有和，其中提供I/O接口用，主要供器件內(nèi)部，包括CPU和其他外設使用，其他外圍芯片也是兼容，因此采用電源輸入，并由電源轉(zhuǎn)換芯片產(chǎn)生所需的電平，如圖47所示。 圖47 電源模塊由于TPS767D318最大輸出電流僅為，如果用來給整個系統(tǒng)的供電，即使所選擇的其他器件都是低功耗的芯片，也十分勉強。同時，該上變頻系統(tǒng)同時涉及數(shù)字信號和模擬信號，為了增加系統(tǒng)的穩(wěn)定性，也應該采用多電源分別供電。AS2830最大輸出電流可達，足以滿足功率需求。 C5409片外存儲器配置C5409片外存儲器的配置是通過存儲器控制信號通過一些組合邏輯進行譯碼來選擇不同的片外存儲器。為了使系統(tǒng)具有可編程性，組合邏輯譯碼由EPM7128來完成。相關(guān)引腳有C5409的、和，三者為低電平時分別表示C5409訪問外部存儲器或I/O空間；和分別表示存儲器和I/O選通以及讀/寫選通信號。對于AM29LV160和CY7C1041而言，則是芯片選通信號,讀選通信號，寫選通信號。AM29LV160和CY7C1041都支持16位或8位讀寫，而C5409是按字（16位）來處理，因此將AM29LV160的置高，而CY7C1041的和置低選擇16位讀寫方式。雖然AM29LV160和CY7C1041都可以重復讀寫，但AM29LV160每次重新寫入之前都要執(zhí)行“擦除”操作，還要先寫入控制字，再寫入內(nèi)容。讀寫速度慢，而且操作復雜，對于實時操作相當不利。因此在分配片外存儲器時，優(yōu)先把速度快的RAM：CY7C1041安排給程序存儲器和一部分數(shù)據(jù)存儲器，作為程序運行的空間；而FLASH：AM29LV160則作為數(shù)據(jù)存儲器，存放相對固定的數(shù)據(jù)。當系統(tǒng)調(diào)試完畢后，可以將程序?qū)懭隖LASH中，通過自舉加載實現(xiàn)脫機運行。譯碼連接如圖48所示。圖48 譯碼連接圖 C5409與AD9857接口分析1. AD9857串口分析AD9857串口是一種SPI接口（串行外設接口），能和多種微處理器、微控制器連接，能和大部分同步傳輸模式兼容。其串口引腳主要有片選通、串口時鐘信號SCLK由外部輸入、串口同步信號SYNCIO、串口輸入/輸出信號SDIO由00h寄存器的第7位配置成單工或雙工方式、串口輸出信號SDO[26,27,28]。AD9857作為C5409的從器件，由C5409提供移位時鐘和從使能信號來控制信息的流動。從使能信號是一個低電平有效信號，它可以激活AD9857（在沒有時鐘提供的情況下）的串行輸入和輸出。當?shù)碗娖竭x通后，C5409與AD9857在移位時鐘SCLK和同步控制信號SYNCIO控制下進行通信，串口讀寫時序見圖49和圖410：圖49 AD9857串口寫操作時序如上圖，在對AD9857串口寫入數(shù)據(jù)時，在SCLK的上升沿采樣并鎖存數(shù)據(jù)。其中，是串口建立時間，最小為；是上升沿采樣前的數(shù)據(jù)建立時間，最小為，即SCLK上升沿來臨前數(shù)據(jù)至少已經(jīng)保持了；是采樣后的數(shù)據(jù)保持時間，最小可以為0，即數(shù)據(jù)只需要在SCLK上升沿有效即可；為串口時鐘周期，最小為，即串口最大通信速率為；和為SCLK的高電平和低電平的脈寬，最小為。如圖410，在從AD9857讀取數(shù)據(jù)時，AD9857在SCLK的下降沿送出數(shù)據(jù)。為前一時刻的數(shù)據(jù)有效時間，最大為。AD9857其內(nèi)部有26個8位系統(tǒng)控制寄存器，內(nèi)部偏移地址從00H到19H。從02H到19H，每六個分為一組，可以預設四組不同的內(nèi)插因子和頻率控制字，通過對芯片的PS0和PS1腳置不同的電平，即可選通相應的寄存器組。在串口通信時，每個通信周期分成兩部分，前面部分是8位的單字節(jié)指令周期，后面為單字節(jié)或多字節(jié)數(shù)據(jù)周期。指令字節(jié)指明要操作的內(nèi)部寄存器地址和讀/寫操作，AD9857在接收后馬上譯碼，數(shù)據(jù)字節(jié)對應著內(nèi)部寄存器的參數(shù)設置[28]。圖410 AD9857串口讀操作時序2. AD9857并口分析AD9857的并口管腳主要有D0～D13并口輸入數(shù)據(jù)管腳、TxENABLE、PDCLK。在正交調(diào)制模式下，PDCLK輸出并口同步時鐘，其頻率有內(nèi)插因子和SYSCLK決定，為。TxENABLE的上升沿用以外部設備和芯片同步，高電平有效[26,27,28]。時序如圖411所示：圖411 AD9857并口寫時序AD9857