基于cycloneⅲ系列ep3c25f324c8應(yīng)用quartusⅱ開發(fā)多功能數(shù)字鐘eda論文-資料下載頁
2025-06-18 14:15本頁面
【正文】 只能通過實際的系統(tǒng)的LED燈才能看出來，為此首先進(jìn)行24分頻的測試，仿真波形如下：2 模24計數(shù)測試基于各個計數(shù)的實現(xiàn)其實都是一致的，這里主要給出模24的仿真波形3 BCD轉(zhuǎn)換Binary測試為測試轉(zhuǎn)換是否正確，進(jìn)行仿真，仿真波形如下，從下面可以看出，12仿真結(jié)果是非常正確的。4 萬年歷模12仿真 由于萬年歷的計數(shù)是從1開始的，而不像一般計數(shù)是從0開始的，下面僅給出月12的仿真波形5 萬年歷仿真結(jié)果下面通過仿真給出仿真萬年歷的所有的結(jié)果由于仿真時間寬比較長，所以必須一個月一個月的檢測，不然會像上圖所示，看不清楚。首先看第一個月仿真波形第2個月第3個月第4個月鑒于篇幅所限，這里就不把所有的月數(shù)進(jìn)行仿真說明的。 各子模塊聯(lián)調(diào)思想設(shè)計各個子模塊調(diào)試下載測試完畢之后，就必須將各個子模塊聯(lián)調(diào)，因為系統(tǒng)是個集成系統(tǒng)，必須將各個子模塊集成在一起，這就設(shè)計到如何將各個子模塊綜合在一起，而且相互模塊之間并不相互影響?；镜膶崿F(xiàn)就是通過開關(guān)選擇LED管子到底顯示那個模塊的信息，這其實可以通過數(shù)據(jù)選擇器來實現(xiàn)，在最后一級的輸出段碼數(shù)據(jù)處進(jìn)行數(shù)據(jù)選擇，選擇的邏輯控制信號通過開關(guān)產(chǎn)生，這樣就可以實現(xiàn)將三個模塊集成在一個大的系統(tǒng)上。4 系統(tǒng)設(shè)計及調(diào)試中的問題本次系統(tǒng)的設(shè)計，規(guī)模比以前的都要大，如果是用真正的芯片搭成實際的硬件電路的話，需要連的硬件線將會非常的多，而本次系統(tǒng)的設(shè)計主要是通過軟件模擬器件，仿真，最終完成系統(tǒng)的設(shè)計，這里就體現(xiàn)了現(xiàn)代EDA技術(shù)的高超。在利用現(xiàn)有的高科技下，要懂得如何的利用它，才能很好的利用現(xiàn)有的資源，那就必須合理考慮軟件的配置，必須對軟件有比較好的理解，在實驗的過程中我也出了很多的問題。1．在仿真時，其中遇到的一個問題就是仿真選項TIMING和FUUCTIONAL的區(qū)別，TIMING選項表示的是仿真實際的器件，而FUNCTIONAL這是功能仿真，它是仿真的理想情況，是驗證邏輯的正確與否。實驗中一開始出現(xiàn)了功能仿真時是正確的，但實際的時序仿真卻是不對的，經(jīng)過姜老師的細(xì)心指導(dǎo)，發(fā)現(xiàn)原來TIMING選項它所仿真的是實際的真正的芯片，而實際的芯片都有自己工作的最高頻率，極性頻率，所以是由于仿真脈沖周期太小，芯片的輸入脈沖頻率太大，導(dǎo)致其輸入的頻率大于該器件的極性工作頻率，導(dǎo)致仿真結(jié)果出錯。 2． 輸入的引腳不能和輸出的引腳相連，還有兩個輸出引腳不能直接相連，否則會報錯，這個看起來簡單，其實在實際設(shè)計系統(tǒng)的時候，至少免不了一開始會錯的。3． 在設(shè)計的過程中，還有一個比較重要的問題，就是器件的使能端一定要連上對應(yīng)的邏輯，否則器件將不能工作。4． 最后還有一個比較致命的問題，該問題非常的不容易發(fā)現(xiàn)，而且這個問題如果不注意的話，那么系統(tǒng)肯定是設(shè)計不成功的。該問題就是文件目錄的問題。乍一看，會不知這個問題到底是什么問題，我做實驗下載調(diào)試的時候，一開始是在D盤進(jìn)行下載調(diào)試，然后出于不破壞現(xiàn)有程序的緣由上，將該工程文件拷到桌面進(jìn)行測試，即相當(dāng)于拷到了C盤進(jìn)行操作，但是問題從此就層出不窮，當(dāng)我對一個文件進(jìn)行重新修改編譯時，下載調(diào)試，但是結(jié)果并沒有改變，這使得我非常的煩躁，問題到底出在哪里，我實在是沒有辦法，又再次找到了姜老師，當(dāng)姜老師再次不厭其煩的指導(dǎo)我是，她發(fā)現(xiàn)我所下載的文件和我的工程文件并不在同一個盤了，我的工程文件是放在C盤的，但是那個下載 .sof 文件還是我原來D盤的文件，它并沒有如我所想的換成C盤的，這表明QuartusⅡ軟件并不會自動改變下載文件的目錄，如果改變工程文件的目錄，在下載的時候，就必須重新選擇 .sof 文件，這個才是真正自己修改的重新編譯的下載文件。所以以后設(shè)計系統(tǒng)是一定要注意這個問題。5 心得與體會本次系統(tǒng)的設(shè)計可以說是我所目前設(shè)計電路規(guī)模最大的，這次通過軟件設(shè)計大大提高速度與效率，我切身感受到了EDA設(shè)計的過程，懂得了設(shè)計電路的一般的過程，深刻體會到了設(shè)計電路的內(nèi)涵，在進(jìn)行電路設(shè)計的過程中，我也遇到了非常多的問題，不過俗話說，遇到問題將問題解決，這樣對自己才能提高，自己的能力才能切實的提高，通過姜老師的細(xì)心的指導(dǎo)，不厭其煩的教我，我真的學(xué)到了很多，感受了很多，體驗了很多，升華了很多。這次的系統(tǒng)設(shè)計使我對以前學(xué)過的數(shù)字電路的知識有了更深入的理解，對芯片的種類和使用有了更廣泛的認(rèn)識，還有就是，這次的系統(tǒng)設(shè)計對我以后的系統(tǒng)設(shè)計有一個前導(dǎo)性的作用，可以說這次的系統(tǒng)設(shè)計把我?guī)肓藬?shù)字電路設(shè)計的殿堂，第一次正規(guī)的體驗到了現(xiàn)代數(shù)字電路設(shè)計的全過程，學(xué)會了自頂而下的層次化設(shè)計方法，這對以后設(shè)計系統(tǒng)是非常有利的，因為現(xiàn)代無論設(shè)計什么系統(tǒng)基本都是采用這樣的設(shè)計方法，那就是先進(jìn)行總體系統(tǒng)結(jié)構(gòu)的設(shè)計，再進(jìn)行各個子模塊的詳細(xì)設(shè)計。這次系統(tǒng)設(shè)計一個最大的缺憾就是沒有使用VHDL語言來進(jìn)行系統(tǒng)的設(shè)計，我全部是通過搭建電路原理圖的方法來實現(xiàn)，其中搭建萬年歷的原理圖時，我還是想了一會才把基本的邏輯搞清楚的，設(shè)計的時候還不是很輕松，但據(jù)我了解VHDL比原理圖更加靈活，能夠設(shè)計更加復(fù)雜的系統(tǒng)，如果用VHDL語言設(shè)計萬年歷的話，會相對而言簡單一些。使用VHDL語言，熟練掌握VHDL語言的運用技術(shù)，會對我一會設(shè)計復(fù)雜的系統(tǒng)有很大的幫助，所以我目前需要努力的方向就是認(rèn)認(rèn)真真的學(xué)好VHDL語言，掌握好基本的功能語法，為以后打下一個比較好的基礎(chǔ)?；叵脒@次的設(shè)計過程，萬年歷實際系統(tǒng)運行時，現(xiàn)象出了一些問題，但仿真的結(jié)果都是非常的正確的，關(guān)于這方面的問題還需以后繼續(xù)學(xué)習(xí)積累。結(jié)論該系統(tǒng)的設(shè)計很好的完成了基本的要求，該數(shù)字鐘具有能進(jìn)行正常的時、分、秒計時功能，分別由六個數(shù)碼管顯示時分秒的計時，系統(tǒng)就有保持，清零，校分，校時，整點報時，任意時間設(shè)置鬧鈴，萬年歷功能，所有的功能全部實現(xiàn)，在比較短的時間內(nèi)實現(xiàn)了比較多的功能，體現(xiàn)了現(xiàn)代EDA設(shè)計效率高的特點，利于電子電路工程人員的電路設(shè)計。致謝參考文獻(xiàn)[1] 數(shù)字邏輯電路與系統(tǒng)設(shè)計 蔣立平主編 姜萍 譚雪琴 花漢兵 編 電子工業(yè)出版社 200
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