【正文】 時(shí)，心里特別的開心。但在波形仿真時(shí)，遇到了一點(diǎn)困難,在設(shè)定輸入信號(hào)后，想要的結(jié)果不能在波形上得到正確的顯示，在數(shù)十次的調(diào)試之后，才發(fā)現(xiàn)是因?yàn)檩斎氲臅r(shí)鐘信號(hào)對(duì)于器件的延遲時(shí)間來說太短了。經(jīng)過屢次調(diào)試，終于找到了比較合適的輸入數(shù)值。另外，Endtime的值需要設(shè)置的長一點(diǎn)：10ms左右，這樣就可以觀察到完整的仿真結(jié)果。使我對(duì)電路故障的排查能力有了很大的提高。其次，在連接各個(gè)模塊的時(shí)候一定要注意各個(gè)輸入、輸出引腳的線寬，因?yàn)槊總€(gè)線寬是不一樣的，只要讓各個(gè)線寬互相匹配，才能得出正確的結(jié)果，否則，出現(xiàn)任何一點(diǎn)小的誤差就會(huì)導(dǎo)致整個(gè)文件系統(tǒng)的編譯出現(xiàn)錯(cuò)誤提示，在器件的選擇上也有一定的技巧，只有選擇了合適當(dāng)前電路所適合的器件，編譯才能得到完滿成功。通過這次課程設(shè)計(jì)使我懂得了理論與實(shí)際相結(jié)合是很重要的，只有理論知識(shí)是遠(yuǎn)遠(yuǎn)不夠的，只有把所學(xué)的理論知識(shí)與實(shí)踐相結(jié)合起來，才能提高自己的實(shí)際動(dòng)手能力和獨(dú)立思考的能力。在設(shè)計(jì)的過程中遇到問題，可以說得是困難重重，這畢竟第一次做的，難免會(huì)遇到過各種各樣的問題，同時(shí)在設(shè)計(jì)的過程中發(fā)現(xiàn)了自己的不足之處，對(duì)以前所學(xué)過的知識(shí)理解得不夠深刻，掌握得不夠牢固?？偟膩碚f，這次設(shè)計(jì)的多路彩燈控制電路還是比較成功的，達(dá)到了理論與實(shí)際相結(jié)合的目的，不僅學(xué)到了不少知識(shí)，而且鍛煉了自己的能力。同時(shí)，對(duì)未來有了更多的信心。致 謝本次課程設(shè)計(jì)是在廣西工學(xué)院理學(xué)院韋艷霞老師的悉心栽培和精心指導(dǎo)下完成的，在課程設(shè)計(jì)論文完成之際，向韋艷霞老師表示感謝！在設(shè)計(jì)的工程中，韋老師給予了我細(xì)心的指導(dǎo)和幫助。由于之前都有認(rèn)真參與了前兩次的課程設(shè)計(jì)，前兩次課程設(shè)計(jì)的指導(dǎo)老師劉青正老師也同樣給予了細(xì)心的指導(dǎo)，讓我熟悉課程設(shè)計(jì)的過程，為這次課程設(shè)計(jì)能順利進(jìn)行提供了基礎(chǔ)，所以在此我也謝謝劉老師。在此我還要感謝我的搭檔，我的搭檔是一個(gè)很細(xì)心的人，剛好彌補(bǔ)了我在細(xì)心這方面的不足，使我們能很快的順利完成這次課程設(shè)計(jì)。由于本人水平有限,加之時(shí)間倉促,設(shè)計(jì)中疏漏和錯(cuò)誤之處在所難免,希望老師給予諒解，同時(shí)也希望老師加以批評(píng)和指正，使我在以后的學(xué)習(xí)和工作中取得更大的成績。參考文獻(xiàn)1. 潘松,黃繼業(yè). EDA技術(shù)實(shí)用教程(第二版)[M]. 北京:北京航空航天大學(xué)出版社,19902. 劉欲曉，方強(qiáng)，[M].北京：電子工業(yè)出版社，20093. 譚會(huì)生，[M].西安：.附錄LIBRARY IEEE。USE 。USE 。ENTITY SXKZ IS PORT( CHOSE_KEY : IN STD_LOGIC。 CLK : IN STD_LOGIC。 CLR : IN STD_LOGIC。 sup : IN STD_LOGIC。 CLK_SPK : OUT STD_LOGIC。 CLKOUT : OUT STD_LOGIC)。END SXKZ。ARCHITECTURE ART OF SXKZ IS SIGNAL CK : STD_LOGIC。 SIGNAL SP : STD_LOGIC。 BEGIN PROCESS (CLK, CLR,CHOSE_KEY,SUP,CK) VARIABLE TEMP : STD_LOGIC_VECTOR(2 DOWNTO 0)。 BEGIN IF CLR=39。139。 THEN CK=39。039。 TEMP:=000。 ELSIF SUP=39。039。 THEN IF (CLK39。EVENT AND CLK=39。139。) THEN IF (CHOSE_KEY=39。139。)THEN IF TEMP=011 THEN TEMP:=000。 CK=NOT CK。 SP=39。139。 ELSE TEMP:=TEMP+1。 SP=39。039。 END IF。 ELSE IF TEMP=111 THEN TEMP:=000。 CK=NOT CK。 SP=39。139。 ELSE TEMP:=TEMP+39。139。 SP=39。039。 END IF。 END IF。 END IF。 ELSE CK=CK。 END IF。 END PROCESS。 CLKOUT=CK。 CLK_SPk=SP AND CK。 END ART。LIBRARY IEEE。USE 。ENTITY XSKZ IS PORT( CLK_SPK : IN STD_LOGIC。 CLKOUT : IN STD_LOGIC。 CLR : IN STD_LOGIC。 SPK : OUT STD_LOGIC。 LED : OUT STD_LOGIC_VECTOR(7 downto 0))。END entity XSKZ。ARCHITECTURE ART OF XSKZ IS TYPE STATES IS(S0,S1,S2,S3,S4,S5,S6)。 SIGNAL STATE: STATES。 SIGNAL LIGHT: STD_LOGIC_VECTOR(7 downto 0)。 BEGIN PROCESS (CLR, CLKOUT) BEGIN IF CLR=39。139。 THEN STATE=S0。 LIGHT=00000000。 ELSIF(CLKOUT39。EVENT AND CLKOUT=39。139。) THEN CASE STATE IS WHEN S0 = STATE=S1。 WHEN S1 = STATE=S2。 LIGHT=01010101。 WHEN S2 = STATE=S3。 LIGHT=10101010。 WHEN S3 = STATE=S4。 LIGHT=11110000。 WHEN S4 = STATE=S5。 LIGHT=00001111。 WHEN S5 = STATE=S6。 LIGHT=11001100。 WHEN S6 = STATE=S1。 LIGHT=00110011。 END CASE。 END IF。 END PROCESS。 PROCESS(CLK_SPK,STATE,LIGHT) BEGIN IF LIGHT=00000000 THEN SPK=39。039。 ELSE SPK=CLK_SPK。 END IF。 END PROCESS。 LED=LIGHT。 END ARCHITECTURE ART。 18